文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps之内，不仅实现了精度的增大，且还具有低抖动的功能，满足了高速高精度 ADC转换器的时钟要求。

导读：本文设计了一种高性能CMOS电荷泵锁相环电路，通过对传统电荷泵电路的改进，提高了充放电电流的匹配性，有效抑制了锁相环输出的相位偏差，提高了环路的稳定性。 　　锁相环（phase-locked loop,PLL）是一个闭环负反馈系统，能够准确地产生一系列与参考频率同相位的频率信号，是现代通信及电子领域中必不可少的系统之一，通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环（charge pump phase-locked loop,CPPLL）因其自身所具有的开环增益大、捕获范围宽、捕获速度快、稳定度高和相位误差小等优势，现已广泛应用在无线通信领域中。 　　在整个电

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Needham-Schroeder共享密钥协议的分析与改进，缪祥华，张云生，研究了Needham-Schroeder共享密钥协议，提出了该协议存在的缺陷和漏洞，并给出了两种攻击该协议的方法。虽然Needham-Schroeder对原始的协议��

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一种改进三维模型检索系统界面的方法，刘旋，李文生，三维模型检索系统的出现为三维模型的复用提供了方便，但是目前的三维模型检索系统的界面还存在输入方式较为复杂以及查看结果的方

电网"两个细则"的实施加大了对发电厂电能质量的考核,制定了详细的奖惩方法。其中对AGC和一次调频的调节质量是其中的重点考核内容。为了满足两个细则的要求,在保证机组安全性的前提下,对协调控制系统的AGC和一次调频的控制结构和控制方法需要进行相应的改进,才能为电厂争取最大的利益。

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