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92-Vivado DDR3 IP核设计.7z

Vivado DDR3 IP核设计，Vivado仿真工程。

2021-04-30 09:04:45 5.98MB FPGA VerilogHDL Vivado DDR3IP核

ISE DDR3 2GB Verilog代码

该代码是FPGA Verilog硬件语言代码，可实现DDR3的读写操作，采用xilinx的ISE程序编程，在Xilinx K7325t芯片下完美运行。

2021-04-29 19:45:44 45MB DDR FPGA Verilog

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镁光DDR3手册1Gb_1_35V_DDR3L.pdf

镁光DDR3手册

2021-04-25 19:01:00 16.13MB 镁光DDR3手册

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镁光1.5VDDR3手册1Gb_DDR3_SDRAM.pdf

镁光1.5VDDR3手册

2021-04-25 19:00:59 16.07MB 镁光DDR3手册

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美光的DDR3的代码模型（通用）

美光的DDR3的代码模型（通用）美光的DDR3的代码模型（通用）

2021-04-24 00:31:53 41KB 美光 DDR3 代码模型 通用

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DDR_TEST.zip

本工程是用FPGA K7325T根据DDR3的读写时序对DDR3读写并仿真，对一片地址进行写入后再读出并比对，验证读写的正确性。DDR自带的示例工程就是进行的类似的操作，可以用于验证DDR的硬件设计，但要想在工程中使用，需要自己根据时序写读写的逻辑，示例工程里给出了DDR的Model，可以把Model提取出来供自己使用。

2021-04-22 21:06:18 38.25MB DDR3读写仿真

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ISE DDR3 仿真、综合、设计、应用、终结教程

ISE DDR3 仿真、综合、设计、应用、终结教程，讲的比较详细。

2021-04-22 20:08:45 24.56MB ISE DDR3

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JESD79-3A-DDR3规范.pdf

2021-04-22 09:01:09 8.21MB DDR

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Samsung DDR3 Datasheet.pdf.pdf

2021-04-22 09:01:09 1.26MB DDR

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JESD 79-3E DDR3 SDRAM Specification.pdf

DDR3 SDRAM规范

2021-04-21 09:04:55 4.36MB verilog

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