MT41J1G4，MT41J512M8，MT41J256M16

Micron DDR3 datasheet

Micron Memory DDR3 SDRAM 全系列原理图库+PCB封装库（AD集成库）.IntLib后缀文件，拆分后文件为PcbLib+SchLib格式，Altium Designer原理图库+PCB封装库，集成库型号列表如下： Library Component Count : 123 Name Description ---------------------------------------------------------------------------------------------------- MT41J128M16HA-125 2Gb DDR3-1600 SDRAM, 128Mb x 16, 1.25ns, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-125 IT2Gb DDR3-1600 SDRAM, 128Mb x 16, 1.25ns, 1.5V, -40 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-15E 2Gb DDR3-1333 SDRAM, 128Mb x 16, 1.5ns, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-15E AAT2Gb DDR3-1333 SDRAM, 128Mb x 16, 1.5ns, 1.5V, -40 to 105 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-15E AIT2Gb DDR3-1333 SDRAM, 128Mb x 16, 1.5ns, 1.5V, -40 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-15E IT2Gb DDR3-1333 SDRAM, 128Mb x 16, 1.5ns, 1.5V, -40 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16HA-15E XIT2Gb DDR3-1333 SDRAM, 128Mb x 16, 1.5ns, 1.5V, -40 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16JT-093 2Gb DDR3-2133 SDRAM, 128Mb x 16, 938ps, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16JT-093G 2Gb DDR3-2133 SDRAM, 128Mb x 16, 938ps, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16JT-107 2Gb DDR3-1866 SDRAM, 128Mb x 16, 1.071ns, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16JT-107G 2Gb DDR3-1866 SDRAM, 128Mb x 16, 1.071ns, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M16JT-125 2Gb DDR3-1600 SDRAM, 128Mb x 16, 1.25ns, 1.5V, 0 to 95 degC, 96-Ball FBGA, Pb-Free MT41J128M8JP-125 1Gb DDR3-1600 SDRAM, 128Mb x 8, 1.25ns, 1.5V, 0 to 95 degC, 78-Ball FBGA, Pb-Free MT41J128M8JP-15E 1Gb DDR3-1333 SDRAM, 128Mb x 8, 1.5ns, 1.5V, 0 to 95 degC, 78-Ball FBGA, Pb-Free MT41J128M8JP-15E AIT1Gb DDR3-1333 SDRAM, 128Mb x 8, 1.5ns, 1.5V, -40 to 95 degC, 78-Ball FBGA, Pb-Free MT41J128M8JP-15E IT 1Gb DDR3-1333 SDRAM, 128Mb x 8, 1.5ns, 1.5V, -40 to 95 degC, 78-Ball FBGA, Pb-Free MT41J1G4RA-107 4Gb DDR3-1866 SDRAM, 1Gb x 4, 1.071ns, 1.5V

在Xilinx FPGA中通过AXI接口逻辑，实现4个独立的DDR4读写通道，通道数可由参数配置，完成对DDR4的控制，上传为完整工程，开发环境为Vivado2018.2，已经上板验证。

在vivado 2017.4 中利用MIG模块生成的DDR3实例的约束文件，开发板为AX7325-KINTEX-7(XC7K325TFFG900)。

Xilinx MIG DDR3接口开发 1，xilinx DDR3控制mig IP的应用（一） 2，xilinx DDR3控制mig IP的应用（二） 3，xilinx DDR3控制mig IP的应用（三） 4，xilinx DDR3控制mig IP的应用（四） 5，xilinx DDR3控制mig IP的应用（五）

TS9KRH30800-3M - Advantech-96d3-8g1333er-trl_datasheet.pdf

MICRON DDR3 ZQ calibration introduction

Microblaze_ddr3工程

如何查看电脑内存条是DDR几代？