该文档基本涵盖了数字IC验证所需要要的所有知识，涵盖了UVM验证法法学、SystemVerilog基本语法以及数字电路的所有知识，此外还包括了一些常用的验证知识，如Perl、Makefile、shell、TCL等编程语言，实乃居家学习之极品。

perl脚本自动生成UVM验证框架

适合芯片验证工程师食用

带有和不带有类的SimpleAdderTestbench_SystemVerilog 接受Pedro设计的Simple Adder，使用SystemVerilog添加Testbench

Verilog(IEEE 1364):1995,2001,2005标准 SystemVerilog(IEEE 1800):2005,2009,2012,2017标准 不要分,不调分!!! SHA256: E20766665470C2892E6539737BB2CC79902C9EC22C645C3A31510E41E4B9F90B

riscv 测试一下

Questasim安装包，仅供学习使用。搭配https://blog.csdn.net/qq_42334072/article/details/108811549食用更佳

for sv verilog language edit template in gvim

FLOCRA-基于实验流程的MRI控制台，与OCRA硬件平台兼容 概述 这是絮状HDL文件，Icarus Verilog测试平台，Verilator仿真框架和Vivado IP核心XML描述的集中存储库。 Flocra使用Xilinx Zynq ZC-7020芯片设计用于STEMlab-122.88器件，但是如果减小了主存储器或FIFO的大小，它将很容易移植到较小的芯片上。 替代基于固定光栅时间的TX和梯度输出时序的方法，每个输出都相对于先前事件独立计时，并具有周期精确的可重复性。 原则上，这可以提供更大的灵活性，并且可以采用一种通用的事件管理方法。 硬件介绍 Flocra支持两个RX和两个TX通道，OCRA1和GPA-FHDO梯度DAC板，以及多个数字I / O，包括TX和RX消隐位以及触发I / O。 对于TX，它包含三个可与DDS sin / cos LUT一起使用的24位相位输出

phy_mdio 使用system verilog实现。通过mdio接口读写以太网phy芯片。