1、秒表接口设计 技术要点： 1）秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器的连接。 2）开关设置秒表报警器，每10秒钟，蜂鸣器鸣响1声，发光二极管闪烁。当计时达60分钟后，蜂鸣器鸣响10声。

常用于FPGA设计中正弦波的产生，配合相关EDA工具使用（如quartus），打开文件可生成正弦波.mif文件，内附教程。 （仅供个人学习交流之用）

Create a new Quartus® II project Choose supported design entry methods Compile a design into a PLD Locate resulting compilation information Create design constraints (assignments & settings) Manage I/O assignments Program/configure a PLD

Quartus Prime 17.1 安装包全套。 Quartus Prime 17.1安装包全套 带器件包 和其它组件 百度云下载地址 win10*64亲测可用 Quartus 17.1 安装包

该资源是基于quartus以及modelsim的FPGA开发流程全过程操作介绍，其中包括一步一步怎么操作截图。快速完成FPGA开发的在工具软件上的运用。 如果有什么问题可以直接向我联系，该文档是我在学习过程中自己做的笔记，存在较多的自我观点。

EPM240&570最小系统原理图和相应的Quartus II 测试代码

这是用quartus2编的全加器，完全用原理图，仅供参考

quartus ii 与MATLAB的版本匹配表，从quartus ii 12.0到quartus ii 18.0.

基于Quartus II 11.0的100vhdl例子

基于CYCLONE fpga设计的会议发言限时器quartus工程源码+说明文档资料 module time_clock( clk, reset_n, hour_select_key, second_counter_key, second_countdown_key, pause_key, duan, wei ); input clk; //clk:50MHZ时钟输入； input reset_n; //复位信号输入，低电平有效； input hour_select_key; //12、24小时可以调节按键，当为‘1’时为24，‘0’时为12小时； input second_counter_key; //当该按键为‘1’时为秒表计时功能，‘0’时为正常功能； input second_countdown_key; //当该按键为‘1’时为倒计时功能，‘0’时为正常功能； input pause_key; //暂停功能按键，进行秒表计时和倒计时时可以通过该按键进行暂停，‘1’暂停，‘0’继续 output [7:0] duan; //duan:数码管段码； output [7:0] wei; //wei:数码管位码； reg [7:0] duan; //duan:数码管段码； reg [7:0] wei; //wei:数码管位码； reg [24:0] count; //1HZ时钟计数器 reg [13:0] count2; //扫描时钟计数器 reg clk_1hz; //1HZ时钟信号 reg [3:0] miao_ge; //秒个位数BCD码 reg [2:0] miao_shi; //秒十位BCD二进制码 reg [3:0] fen_ge; //分钟个位数 reg [2:0] fen_shi; //分钟十位数 reg [1:0] shi_ge; //时钟个位数 reg [1:0] shi_shi; //时钟十位数 reg [1:0] shi_select_ge; //时钟选择个位数，用于调节时制 reg [1:0] shi_select_shi; //时钟选择十位数，用于调节时制 reg clk_scan; //数码管扫描时钟 reg [2:0] select; //用于扫描时选择显示位码 //**************************************************************************************************** // 模块名称:秒时钟分频模块 // 功能描述: //*****************************************************************