基于FPGA数字频率计的设计与实现，有完整的仿真结果实验，板子介绍，功能介绍，功能实现等等。使用Verilog语言，对各项技术也有详细的介绍

做结课课程设计时找的资料，自己做的时候数字频率器显示比较好，此资料可做相关参考。内含Multisim仿真，我自己做的时候用的是protues仿真，都可以。

4位数字频率计Multisim仿真源码，Multisim10以上版本均可打开运行.

简易数字频率计(数字电路课程设计)

设计性实验 实验一、数字频率计的设计 二、实验内容 本次实验要求设计一个数字频率计，频率测量范围为1Hz~50MHz，采用100MHz的基准时钟。刷新时间不大于2秒（最长2秒刷新一次频率显示）。功能示意框图如图3-1： 图3-1 数字频率计功能示意图 三、实验提示 本次实验要求设计一个数字频率计，对输入频率进行测量。根据实验的要求，频率测量的范围为1Hz~50MHz，跨度较大，考虑到若完全输出至少需要8位，位数较多，因此可考虑分档显示，用三到四位显示数值，一位显示档位。 本实验要实现一个数字频率计，核心部分是要实现一个脉冲计数器，对输入脉冲进行计数，然后再转化输出。由于需要测量的最小频率为1Hz，可以考虑使用一个频率为0.5Hz的门控信号，让它在高电平期间计数被测信号的上升沿，对于0.5Hz的门控信号而言，它的每个高电平持续时间为1秒，被测信号上升沿的数目即为待测信号的频率。 考虑本次实验的基准时钟为100MHz，因此必须分频到0.5Hz才能完成计数被测信号上升沿的功能，因此要让基准时钟通过加一个分频器以得到0.5Hz的门控信号。 题目指标要求刷新时间不大于2秒，可以在前次计数结束后，即门控信号为低电平期间将计数值清零，计数器停止计数。当门控信号的上升沿来时，计数器进入下一次计数，这样刷新时间为2秒，符合设计要求。 对于显示模块的实现，由实验版的电路图中看可发现在控制数码管显示只有一个4511去控制，则一次只能显示一个数码，因此如何实现多位的显示，是本模块实现的关键。

用quartus2编译和仿真的，就三个模块，vhdl的程序，很简单，有三个档：1档为Hz级的，2档为KHz级的，3档为MHz级的。fen模块要注意，使用的3MHz的分频频率是可以改变的，不固定。绝对让你满意

multisim8.0数字频率计，这是我同学做过的，你们用的到的话可以试试看

这是一个基于单片机的数字频率计程序，可以实现10hz到999999hz

数字频率计（EDA课程设计）实验方案报告 数字频率计 EDA课程设计用的 和开发箱结合用的

文档是基于51单片机的数字频率计设计，能够实现基本的频率计功能，包含代码