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xilinx vivado ddr3 IP核调试.docx

关于xilinx的mig ip核的使用记录

2021-05-11 09:01:32 295KB ddr

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GF106+DDR3.brd

GF106核心的显卡，配12颗粒正反贴片DDR3的内存，T型拓扑的一代神卡，走线规整，布局合理，大厂的很多设计思想值得参考。

2021-05-09 23:44:10 34.33MB brd文件 参考设计 PCIE

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MT41J512M4/MT41J256M8/MT41J128M16

2021-05-08 18:37:19 3.16MB ddr3 sdram

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cadence allegro设计6层板全志H3电视机顶盒原理图+PCB设计源文件,基于全志系列H3的电视盒子TVBOX的6层通孔PCB，包括原理图，PCB，库等资源。使用ORCAD+ALLEGRO画的6层PCB板。

2021-05-08 13:03:30 8.36MB 全志H3 全志H3电视机顶盒原理图 原理图+PCB设计源文件 cadenceallegro设

Orcad16.6 + PADS VX2.4设计全志H3的电视盒子TVBOX的6层通孔PCB设计

2021-05-08 13:03:29 19.06MB Orcad16.6+PADS 全志H3的电视盒子T TVBOX的6层通孔PCB设计 PADSVX2.4设计全志H

AD_6层H3_TVBOX视频素材.zip

1、全志H3官方案例 2、AD6层板 3、原理图+PCB 4、TVBOX视频素材

2021-05-07 11:02:49 19.05MB AD PCB 原理图 全志H3

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92-Vivado DDR3 IP核设计.7z

Vivado DDR3 IP核设计，Vivado仿真工程。

2021-04-30 09:04:45 5.98MB FPGA VerilogHDL Vivado DDR3IP核

ISE DDR3 2GB Verilog代码

该代码是FPGA Verilog硬件语言代码，可实现DDR3的读写操作，采用xilinx的ISE程序编程，在Xilinx K7325t芯片下完美运行。

2021-04-29 19:45:44 45MB DDR FPGA Verilog

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镁光DDR3手册1Gb_1_35V_DDR3L.pdf

镁光DDR3手册

2021-04-25 19:01:00 16.13MB 镁光DDR3手册

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镁光1.5VDDR3手册1Gb_DDR3_SDRAM.pdf

镁光1.5VDDR3手册

2021-04-25 19:00:59 16.07MB 镁光DDR3手册

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