交流硬件同步采样，128倍锁相倍频电路，输出可作为AD的采样脉冲

锁相环PLL原理与应用(ppt)，比较不错的资料喔……

GP214D是一款双锁相环芯片，文件夹内包括gp214d.c和gp214d.h

以数字锁相环ADF4351和Xilinx公司的Spartan-6系FPGA为主要元件设计了一个合成频率源。重点讨论了ADF4351的工作原理、两者之间的SPI通信过程、电路板的设计过程，并给出了关键的控制代码和性能测试结果。该频率源具有结构简单、成本低廉、代码占用资源少、易于维护和升级等特点，在100~700 MHz的宽频范围内可输出SFDR为40 dB左右的稳定波形。

电网电压中的谐波、不平衡以及直流偏移会在传统两相静止坐标系增强型锁相环(αβ-EPLL)所检测的电网基波电压幅值、频率和相角中产生周期波动，尤其是直流偏移会产生基波频率的周期波动，难以使用低通滤波器直接滤除。提出一种改进的αβ-EPLL结构，在两相信号输入侧引入直流偏移积分器以消除输入直流偏移，在幅值检测环和频率检测环中分别引入延时信号滤波器以消除输入谐波和不平衡的影响。详细的理论分析和实验结果验证了所提出的改进αβ-EPLL的正确性和可行性。

本文详细介绍了锁相环设计中所涉及的各项指标计。论文首先对锁相环的发展历史和研究现状做了介绍，然后从其基本工作原理出发，以传统锁相环的结构为基础，得到了锁相环的数学模型，对锁相环的跟踪性能、捕获性能、稳定性以及噪声性能等各种性能进行了分析，

介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍，从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下，压控振荡器采用NMOSPMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成，在1.8 V的供电电压下，锁相环功耗为7.2 mW。在偏移载波频率200 kHz处，环路的带内噪声为-124 dBc/Hz。

BH1417F锁相环调频立体声发射机版得制作。基于ＢＨ１４１７Ｆ的立体声发射机设计，制作。

本书是锁相环技术领域的经典著作,在前两版的基础上进行了大幅的改写和扩充.不仅对传统锁相技术重新进行了深入的考察,并增加了许多从未发表过的新内容,反映了近年来的最新技术进展.本书的重点是讲解基本原理,同时详细介绍了频率捕获,电荷泵锁相环等热点应用问题.

该代码实现的锁相环电路，其精度根据testbench中设置的reference_signal的频率，可以达到皮秒级。代码层次为2级，主module调用了鉴相器模块和振荡器模块。目前testbench中设置的锁定频率为333MHz，锁定后相位差3ps。可以修改testbench以达到所需要的频率。