简单的控制台程序，全部代码用C语言实现，可直接运行。基于c/s模型设计，先运行server.c再运行client.c

采用springboot框架，vue前端开发技术，mysql数据库，可用IDEA、myeclipse直接打开 目录 一、系统背景与意义………………………………………………………………………2 （一）国内外现状………………………………………………………………………1 （二）课题研究意义………………………………………………………………………2 （二）课题主要研究内容…………………………………………………………………2 二、系统的分析……………………………………………………………………………3 （一）可行性分析…………………………………………………………………………3 （二）需求分析……………………………………………………………………………3 （三）经济可行性分析……………………………………………………………………3 三、系统的总体设计………………………………………………………………………4 （一）开发工具及关键技术的介绍………………………………………………………4 （二）系统运行环境………………………………………………………………………4 （三）系统流程……………………………………………………………………………4 （四）系统模块设计………………………………………………………………………5 （五）服务器的部署安装………………………………………………………………………5 四、数据库的设计…………………………………………………………………………6 （一）数据库设计原则……………………………………………………………………7 （二）数据库实体设计……………………………………………………………………8 （三）系统结构设计……………………………………………………………………9 五、系统的功能实现…………………………………………………………………11 （一）管理员模块……………………………………………………………………………11 （二）新闻资讯模块………………………………………………………………………12 （三）政策法规模块……………………………………………………………………13 （四）市场调研模块……………………………………………………………………14 （五）案列分析模块………………………………………………………………………16 六、程序模块的界面设计…………………………………………………………………11 （一）管理员界面……………………………………………………………………………11 （二）新闻资讯列表页………………………………………………………………………12 （三）政策法规列表页……………………………………………………………………13 （四）市场调研列表页……………………………………………………………………14 （五）案列分析列表页………………………………………………………………………16 七、系统调试与测试………………………………………………………………………17 （一）部分功能测试与测试结果…………………………………………………………18 （二）测试结论........................................................19 结语………………………………………………………………………………………20 参考文献 ………………………………………………………………………………22

基于STC12C5A60S2单片机设计的光立方模块ALTIUM原理图+PCB+封装库+软件源码工程文件，2层板设计，大小为153x183mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，可作为你产品设计的参考。集成封器件型号列表： Library Component Count : 13 Name Description ---------------------------------------------------------------------------------------------------- 74HC573 89S52 CON8 CRY Cap Capacitor Cap Pol1 Polarized Capacitor (Radial) Header 4 Header, 4-Pin MINI USB Phonejack3 Jack Socket, 1/4" [6.5mm], Thru-Hole, Vertical, 3-Conductor Open Circuit (Non-Normalling) Res2 Resistor SW-PB Switch SW-SPST Single-Pole, Single-Throw Switch ULN2803

唐三藏CRM系统分为基础模块、客户管理、营销管理、服务管理、权限管理、报表分析六个模块。涉及技术：SpringMVC、Spring、MyBatis、Layui、MySQL、Ajax、Jquery、Html、CSS、JS

CANBUS接口STM32F103C8T6单片机光电隔离8路继电器控制板ALTIUM设计硬件原理图PCB+3D封装库+软件源码工程文件，2层板设计，大小为93x87mm，Altium Designer 设计的工程文件，包括完整的原理图及PCB文件，可以用Altium(AD)软件打开或修改，已在项目中使用，可作为你产品设计的参考。 3D封装列表： Component Count : 21 Component Name ----------------------------------------------- 1n5819_SMD 3-hole 375N 2012 3216 AS1117-sot223 c2012 C2012 - duplicate ch2.5/5 ECS6.3/6.6 HDR1X2 HDR2X3 JQC-3FF KF128-5.0/2 LED/S LQFP48_M SMD2_50X32 SO8 so8 - duplicate sot-23 拨码开关8DIP

16位ADC AD7705 TM7705 STM32F407单片机demo程序源码工程文件+AD7705技术资料，可以做为你的设计参考。

16位ADC AD7705 STM8S208CT6单片机demo程序源码工程文件+AD7705技术资料,可以做为你的设计参考。

AD7705双路16位ADC STC89C52单片机测试DEMO程序源码工程文件+AD7705技术资料

ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en , //ram写使能 output ram_rd_en , //ram读使能 output reg [4:0] ram_addr , //ram读写地址 output reg [7:0] ram_wr_data, //ram写数据 input [7:0] ram_rd_data //ram读数据 ); //reg define reg [5:0] rw_cnt ; //读写控制计数器 //***************************************************** //** main code //***************************************************** //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平 assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0; //读写控制计数器,计数器范围0~63 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rw_cnt <= 6'd0; else if(rw_cnt == 6'd63) rw_cnt <= 6'd0; else rw_cnt <= rw_cnt + 6'd1; end //读写控制器计数范围：0~31 产生ram写使能信号和写数据信号 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_wr_data = 6'd0 && rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data + 8'd1; else ram_wr_data <= 8'd0; end //读写地址信号 范围:0~31 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_addr <= 5'd0; else if(ram_addr == 5'd31) ram_addr <= 5'd0; else ram_addr <= ram_addr + 1'b1; end endmodule

ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule