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有限域GF128,128位矩阵乘法器代码
伽罗瓦域GF(2^128)乘法器是Ghash算法(一种用于加解密系统散列算法)的核心部件,其速度与硬件开销决定着整个Ghash模块的整体性能。本文通过Arash Reyhani-Masoleh 提出的一种算法,进行分析设计,然后用Verilog编程进行仿真,最后用Synplify 进行综合。最后,通过与一些其他的乘法器实现方法相比较,可以知道,依现在的硬件来看也是很容易实现。
2021-04-18 19:34:29
31.33MB
GF128
有限域乘法器
128位
矩阵运算
1
vhdl乘法器的代码
用于硬件开发 ,浮点器运算的乘法,详细的代码和解释,简化版的乘法
2021-04-15 21:39:50
5KB
vhdl乘法
1
Verilog 32位booth乘法器
32位有符号数Booth乘法器,用Verilog代码实现,只是初级的设计。
2021-04-12 12:44:32
3KB
Verilog
1
32位的乘法器
此代码利用移位法实现了乘法器,并且对带时钟的进行了改进,分为同步和异步两种,仿真测试没有漏洞。
2021-04-03 17:26:49
53KB
Verilog
1
16位Booth2乘法器.pdf
16*16Booth2乘法器设计,PDF文档,文末有完整代码及测试代码。包含booth2乘法器详细的基本原理、设计方案、图片详解、完整代码、测试代码及仿真测试结果。高速乘法器设计。
2021-03-31 22:21:19
3.49MB
Booth2乘法器
代码
PDF
1
FPGA_图像卷积算法_代码、工程(分辨率可变、支持多通道、8个乘法器).zip
FPGA_图像卷积算法_代码、工程(分辨率可变、支持多通道、8个乘法器),以流水并行方式,快速实现算法。
2021-03-30 22:17:14
10.58MB
FPGA
图像卷积
分辨率可变
代码、工程
1
Verilog HDL实现单精度浮点乘法器
舍入过程中可以使用直接choping和就近舍入,考虑可就近舍入过程中引起尾码加一导致阶码增加的情况。已通过Quartus_ii\Modelsim的联合仿真。
2021-03-24 14:18:36
7.18MB
VerilogHDL
浮点乘法器
Modelsim
Quartus_ii
1
Verilog实现16bits有符号型乘法_1.zip
博文《Verilog实现16bits*16bits有符号型乘法(1)》的源代码
2021-03-20 20:38:56
3KB
verilog乘法
阵列乘法器
Multiplier
1
VHDL 乘法器,适用于初学者
VHDL 乘法器,适用于初学者
2021-03-17 09:06:43
13KB
VHDL
乘法器
1
neuron_hardware:具有verilog的单个神经元实现。 该节点包含一个乘法器和累加器模块以及一个S型模块,并以64 * 64像素为输入。 到-源码
neuron_hardware:具有verilog的单个神经元实现。 该节点包含一个乘法器和累加器模块以及一个S型模块,并以64 * 64像素为输入。 到
2021-03-13 14:36:33
4.08MB
VHDL
1
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