五、实验步骤
1. 通过QuartusII建立一个新项目；
2. 建立项目时选Cyclone系列（family）的目标器件（devices）EP4CE6E22C8
3. 新建图形设计文件，调用相关元件，设计总体电路原理图，并编译通过；
4. 新建波形矢量文件，添加引脚端口并编辑激励波形，保存该文件并执行时序仿真，观察并分析仿真结果。
*
2021-12-17 09:05:13
2.35MB
1
主要包含如下：
1）【抢先版】小梅哥FPGA时序约束从遥望到领悟.pdf
2） 通向FPGA之路---七天玩转Altera之时序篇V1.0.pdf
3) Verilog_HDL_那些事儿_时序篇v2.pdf
4) Altera时序分析模型及同源系统的时序约束方法.pdf
2021-12-14 21:07:26
34.93MB
1
基于Quartus II 8.0和VHDL语言的交通灯和抢答器
压缩包内容
VHDL实验3.coc 交通控制灯实验报告
VHDL实验4.doc 简易抢答器实验报告
MAX_II_EPM240_570.pdf 所用cpld开发板原理图
traffic+LED4 交通控制灯源程序
competition 简易抢答器源程序及各部分模块的仿真
（程序文件不能在中文目录下运行）
2010_07_03
沨
2021-12-14 16:03:49
2.15MB
1
学校的硬件课程设计——流水灯实验，实现板子灯的右移，左移，开幕，闭幕和七段数码管的“口”逆流水流程，，是代码，有理解的解释和任务书。欢迎大家下载！
2021-12-13 15:09:44
10KB
1
ModelSim-Altera 6.5e (Quartus II 10.0) Starter Edition
2021-12-12 22:29:35
1.17MB
1
老版本的实例工程文件，里面有6个工程，我也是在跟着老版本做实验时要用到一些，不知道有没有，不过对于初学者，弯路少走但不怕走，花时间去了解掌握吧
2021-12-12 19:03:37
131KB
1
Uart串口读写实验Cyclone10 FPGA实验Verilog源码Quartus17.1工程文件+文档资料, FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。
module uart_test(
input clk,
input rst_n,
input uart_rx,
output uart_tx
);
parameter CLK_FRE = 50;//Mhz
localparam IDLE = 0;
localparam SEND = 1; //send HELLO ALINX\r\n
localparam WAIT = 2; //wait 1 second and send uart received data
reg[7:0] tx_data;
reg[7:0] tx_str;
reg tx_data_valid;
wire tx_data_ready;
reg[7:0] tx_cnt;
wire[7:0] rx_data;
wire rx_data_valid;
wire rx_data_ready;
reg[31:0] wait_cnt;
reg[3:0] state;
assign rx_data_ready = 1'b1;//always can receive data,
//if HELLO ALINX\r\n is being sent, the received data is discarded
always@(posedge clk or negedge rst_n)
begin
if(rst_n == 1'b0)
begin
wait_cnt <= 32'd0;
tx_data <= 8'd0;
state <= IDLE;
tx_cnt <= 8'd0;
tx_data_valid <= 1'b0;
end
else
case(state)
IDLE:
state <= SEND;
SEND:
begin
wait_cnt <= 32'd0;
tx_data <= tx_str;
if(tx_data_valid == 1'b1 && tx_data_ready == 1'b1 && tx_cnt < 8'd12)//Send 12 bytes data
begin
tx_cnt <= tx_cnt + 8'd1; //Send data counter
end
else if(tx_data_valid && tx_data_ready)//last byte sent is complete
begin
tx_cnt <= 8'd0;
tx_data_valid <= 1'b0;
state <= WAIT;
end
else if(~tx_data_valid)
begin
tx_data_valid <= 1'b1;
end
end
WAIT:
begin
wait_cnt <= wait_cnt + 32'd1;
if(rx_data_valid == 1'b1)
begin
tx_data_valid <= 1'b1;
tx_data <= rx_data; // send uart received data
end
else if(tx_data_valid && tx_da
2021-12-11 21:02:02
4.26MB