FiberHome S5800系列三层千兆路由交换机_操作手册_V2.4

本程序将实现 FPGA 芯片和 PC 之间进行千兆以太网数据通信, 通信协议采用Ethernet，UDP 通信协议。 FPGA 通过 RGMII 总线和开发板上的 Gigabit PHY 片通信, Gigabit PHY芯片把数据通过网线发给 PC，程序中实现了 ARP，UDP，PING 功能，此外还实现了100/1000M 自适应。适用于初级千兆以太网学习。

SURFboard SB6190是DOCSIS 3.0调制解调器，能够以高达1.4 Gbps的速度下载！

千兆以太网MAC 含有测试平台 GMII接口 通过FPGA验证

TL-RAC1200G 双千兆黑色编程器固件 原版，说明内有账号密码，

1 双绞线接头(RJ45)针脚号码定义 2 10M双绞线接头的标准接法 3 100M双绞线接头的标准接法 4 1000M双绞线接头的标准接法 5 各类双绞线的标准接法总结 6 双绞线的标准接法的由来 7 各类双绞线的标准直连接法 8 3类、5类、超5类线有什么不同 9 HUB上的级连口的妙用

前言: 家里书房局域网，PC都是千兆口，但是桌上的TP-link8口交换机是百兆的，两台机器对传资料备份的时候，峰值只能在11M/s左右。于是便自己想着做一个5口的全千兆交换机，省的浪费了电脑千兆网卡的资源。定芯片，看了BCM和马维尔的，都是MAC+PHY的构架，最后定了RTL8367RB，5口集成千兆PHY的片子，还有2个GMI的管理口，可以升级做ROUTER用。 相比某宝上100的产品相比: 用料扎实，千兆口全部用Pulse jack的RJ45,全钽电容 方便使用，采用micro usb 5V供电，可以直接电脑usb取电使用 指示灯丰富，当前连接状态（千兆为绿色，百兆为橙色，十兆为红色），数据交换（绿色闪烁）。 可裁剪，方便转产降低成本 5口千兆交换机实物图: 5口千兆交换机电路截图:

REALTEK,5口千兆交换机。RTL8367S-CG_Datasheet_v.Pre-0.94.pdf

RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计，包括完整的原理图+PCB+生产BOM文件，CYCLONE2 FPGA设计逻辑源码文件 2、 设计概述 本板作为千兆机内帧的接收板，主要功能是接收千兆机内帧控制器输入的显示数据，经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、 具体设计 3．1 SDRAM.SCH  使用一片86脚，TSOP封装的SDRAM  可以使用64M，128M的SDRAM。使用64M芯片时21脚（A11）NC  DQM[3:0]接地，CKE接3.3V电源 3．2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS（EPCS4）  25M时钟和RESET接PLL1的输入端  FPGA附加电路：FLASH，EEPROM，温度传感，天光亮度传感  FLASH的CS#接地，WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。 千兆PHY地址为00001；百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3．3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片 每个百兆芯片需要760mA工作电流 3．4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口，使用MEDIA选择管脚选择接口类型  引脚设置如下： 信号类型 信号名称 引脚 IO 功能描述 连接方式 与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据，与RXC同步 在100BASE-TX和RGMII模式下，只有RXD[3:0]有效 经过排阻和FPGA相连（如图19） TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据，与GTXCLK同步 在100BASE-TX和RGMII模式下，只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟，MAC提供的125M时钟，用于同步发数据 RX_ER 113 O RX_DV高，RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号 当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低 与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟，可以达到12.5M 与FPGA相连，与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据 与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对 与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入 与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出 指 示 灯 信 号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式 全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时 钟 信 号 XTALI 124 I 5421的外接25M参考时钟 接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟，用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟，由XTALI倍频产生的125M时钟信号输出 接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,

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