通过verilog语言实现的流水线CPU的源文件、工程文件，已通过仿真和下载验证。

设计一个能显示 12/24 小时计时与报时等功能的时钟。 基本设计要求： （1）设计一个 12/24 小时制数时钟； （2）利用板上数码管显示时、分、秒； （3）利用板上按键实现时钟调整； （4）按下时调整键，“时”迅速增加，并按 24/12 小时制（0-23 或 0-11）规律循环； （5）按下分调整键，“分”迅速增加，并按 60 分制（0-59）规律循环；（6）按下秒清零键，“秒”清零； （7）能利用音频接口作整点报时，从 59 分 55 秒开始报时，每隔一秒报时一次；00/00 秒时，进行整点报 时。整点报时声频率应与其他报时声频率有明显区别； （8）具有按 12 小时模式显示与 24 小时模式显示切换的功能

本文主要思路是建立一个4个8位寄存器，然后在顶层文件中对这四个寄存器写入数值，最后在四个存储器中读取数值。 其模块框图如下： 下面是verilog代码实现： （1）存储器模块 module device_regs(clk,reset,data_in,data_adr,wr_en,rd_en,read_data); input clk,reset; input wr_en, rd_en; input [7:0] data_in; input [1:0] data_adr; output [7:0] read_data; reg [7:0] reg0,reg1,reg2,reg3; wire [7

Verilog-FIR：使用Verilog实现FIR

verilog实现I2S音频，48Khz，24bit，左右两声道；I2S标准模块；在此基础上可以变采样率。

verilog 实现的动态数码管显示,verilog 实现的动态数码管显示

匹配滤波器时域下FPGA的实现，Xilinx ISE环境，长度是750个采样点，用了三个乘法器，两个async fifo做乒乓结构。代码问题也比较多，可以提供思路抛砖引玉

在ise条件下实现的8位led显示，在verilog编程实现中是一个很经典的用法。

高斯信道的Verilog实现代码,包含顶层测试模块，含有注释

该程序用verilog语言，实现cordic，可以求出cos,sin