该设计是用VHDL语言，在硬件平台FPGA开发板上实现程序的设计和功能的实现，具体是控制六个数码管实现的，程序正确，设计成功！

1）秒表由5位七段LED显示器显示，其中一位显示“minute”,四位显示“second”，其中显示分辩率为0.01 s，计时范围是0—9分59秒99毫秒； 2）具有清零、启动计时、暂停计时及继续计时等控制功能； 3）控制开关为两个：启动（继续）/暂停计时开关和复位开关； 4）具有简单的记忆分析功能，即：能够记忆最近3次记录的时间，并用LED显示其中最大的时间值和最小的时间值。

用JK触发器设计一个3位循环码计数器.已经对电路图进行仿真，压缩为文件里包括仿真波形图

文档是 Quartus II 官方使用手册 v15，供使用 altera 的 fpga 开发人员参考。

验证可以在win10下破解quartus ii 13.1的。在其中还附带了不能破解的破解器13.0，做为参考。破解器13.0不能解决Error (119013): Current license file does not support the EP4CE10F17C8 device问题，13.1才能。

用于quartus II 13.0 SP1 windows 版破解文件。 在xp上已测试过。

Quartus_II官方教程-中文版，pdf文档资料

基于FPGA的FM调制与解调，资源为FM工程文件和说明文件，软件QuartusII 11.0，语言verilog HDL，调制信号为正弦波，载波信号为正弦波，FM调制直接调频（DDS技术），FM解调非相干解调（微分，取绝对值，低通滤波器）。一个完整的FM 调制/解调系统主要分为模数（AD）转换器、FM 调制器/解调器和数模（DA）转换器这三部分。在本次设计中，信源用正弦波代替，载波同样也是正弦波，在FPGA 内部通过DDS 产生正弦信号来模拟AD 采样数据。在做FM 解调器的实现时，调制器的输出直接在FPGA 内部连接解调器的输入，不经过DAC 输出与ADC 输入，解调器直接输入调制后的离散的波形数据。如图1 所示，直接用数字已调信号代替量化后的模拟已调信号，虚线方框内的部分省略掉了。

包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过，能够正确运行和仿真。

Quartus II 13.1 32位与64位的破解工具，经测试可完美破解。