范例使用SuperMap iClient for JavaScript开发模式,实现地物编辑时,弹窗增加属性值等实用功能。
2023-04-13 23:44:56 424KB SuperMap JavaScript 地物编辑
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不同的3种掩模采用邻域平均法对被椒盐噪声和高斯噪声分别污染(噪声强度均设定为0.05)的图像进行滤波; 采用超限邻域平均法(阈值法)对被高斯噪声污染的图像(噪声强度均设定为0.05)进行滤波,可使用高斯掩模进行邻域平均; 采用中值滤波法对下图所示的图像分别进行滤波处理, 中值滤波模板不限,可自行选用,以效果最佳为宜。
2023-04-13 17:59:15 1.4MB matlab 图像处理
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先打开Matlab,把整个文件夹复制到Matlab软件的work目录下面,将文件夹binarization Algorithm 设为Matlab当前目录(current directory),直接在命令窗口敲入binarization, 回车就可以运行了。
2023-04-13 16:12:14 56KB 二值化
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求助关于标幺值异步电机的仿真问题-vcpu1.zip 我用正常的有名值电机仿真没问题,用标幺值电机仿真,参数也都该成了标幺值形式,但是发现转矩的效果还行,但是转速一直在下降,定子电流的周期越来越长,磁通也不画圆,高手们帮我分析分析是怎么回事呢,谢谢了各位,附上我的仿真图和仿真模型
2023-04-12 14:02:38 17KB matlab
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java list根据对象的某个属性的值去重,java list根据对象的某个属性的值去重java list根据对象的某个属性的值去重
2023-04-11 23:05:28 1KB java list 去重
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嵌入式 STM32 实现PH值+温度+浊度+时间+4G上传数据+LCD显示功能;包含源码;讲解等步骤;
2023-04-11 18:49:04 3.77MB stm32 嵌入式
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双线性插值matlab代码图像处理 用于图像处理的Matlab代码 使用最近的插值调整图像大小 使用双线性插值调整图像大小 图像滤镜,填充 平均滤波器 加权平均滤波器 拉普拉斯过滤器 中值过滤器 索贝尔滤波器 锐化蒙版 高斯滤波器 影像旋转
2023-04-11 16:46:43 277KB 系统开源
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用于平滑或插值 2D 或 3D 数据的参数克里金法。 通过设置Normalization、Covariance和derivative类型,可以为插值器设置不同的设置。
2023-04-11 15:34:51 3KB matlab
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## 源码分享| 基于MATLAB的五种插值方法合集(线性、三次、三次样条、最邻近、分段三次Hermite),解决多变量样本空值插值,以及零值插值 **免费提供试用版代码,可自行运行计算结果。** ## 1.数据要求 (1)数据均为数值格式。 (2)每行为不同变量的值。 (2)首尾数据得有值,不能空缺。 ## 2.插值方法 (1)线性插值 (2)三次插值 (3)三次样条插值 (4)最邻近插值 (5)分段三次Hermite插值 ## 3.插值思路 (1)提取非零或者非空对应的数据进行插值 (2)找到对应非零或者非空的行以及列 (3)使用五种方法,用for循环分别对提取后的残缺合集进行插值 (4)对插值结果赋值为datanew1~5 (5)将插值的结果替换原来的非零或者非空数据 (6)判断插值结果是否为负 ## 4.插值数据 (1)空值插 (2)零值插值 ## 5.插值结果 插值结果不一一举例,选取线性插值结果进行展示。 (1)空值插值 (2)零值插值 ## 6.主程序代码展示(部分) (1)空值插值 clc,c
2023-04-11 13:34:49 93KB matlab 插值 线性插值 三次样条插值
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二、赋值语句 赋值语句分为3类: 1、门基元赋值语句(门元件例化) 基本逻辑门关键字 (门输出, 门输入1, 门输入2, …, 门输入n);  基本逻辑门关键字是Verilog HDL预定义的逻辑门,包括 and、or、not、xor、nand、nor等;圆括弧中内容是被描 述门的输出和输入信号。  例如,具有a、b、c、d 这4个输入和y为输出的与非门的门 基元赋值语句为nand (y,a,b,c,d); 该语句与assign y = ! (a && b && c && d);等效 3.3 Verilog HDL常用语句— 赋值语句— 门基元赋值语句 139 2、连续赋值语句(assign语句) 用于对wire型变量赋值,是描述组合逻辑最常用的方法之一。 【例】 4输入与非门 assign y = ! (a && b && c && d); 连续赋值语句的“=”号两边的变量都应该是wire型变量。 在执行中,输出y的变化跟随输入a、b、c、d的变化而变化, 反映了信息传送的连续性。 assign 赋值变量 = 表达式; 【例】 2选1多路选择器 module mux2_1(out,a,b,sel); input a,b,sel; output out; //输入、输出信号默认为wire型变量 assign out =( sel==0) ? a:b; //若sel为0,则out=a;否则out=b endmodule 3.3 Verilog HDL常用语句— 赋值语句— 连续赋值语句
2023-04-11 11:27:32 2.13MB Verilog
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