本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。
2020-11-18 15:15:01
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分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。
采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。
Verilog实现方法，给出了测试文件和仿真波形。
2020-05-05 22:21:36
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这是光通信中PPM调制方式中的时钟分频程序，此程序使用Verilog语言编程，并且编译成功，希望对大家有所帮助
2019-12-21 21:55:31
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（1）利用硬件描述语言设计分频器模块和七段显示码模块；
（2）学习数码管驱动芯片74HC595的时序，请同学根据时序写出VHDL代码；
（3）设计数据产生模块，每秒输出数字加1；
（4）设计顶层文件，驱动数码管模块，使（3）产生数据显示在数码管上。
2019-12-21 21:49:39
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本例程是基于FPGA和Verilog语言的LCD1602的时钟显示和汉字显示，需要用到取模软件，个人用的是8x8LED点阵字库。8x8LED点阵字库软件
https://pan.baidu.com/s/1PIMwyp8yoeGpSHsYkixYgA 提取码：lgzp
2019-12-21 21:44:40
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设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。
设置启/停开关。当按下启/停开关后，将启动秒表输出，当再按一下启/停开关时，将终止秒表的输出。
采用结构化设计风格描述，即先设计一个10分频电路，再用此电路构建秒表电路。
2019-12-21 21:42:10
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