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crc.v CRC校验verilog代码 CRC32 CRC16 CRC8 串并兼容参数化设计

自己写的verilog代码已经添加适当注释可以说囊括了所有CRC算法。。。自定义生成多项式初始化异或值输出异或值校验位和每拍输入数据的位宽都是参数化设计附带testbench测试文件已经使用后仿真验证

2021-03-27 10:17:50 1KB CRC校验 参数化设计 Verilog FPGA

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《FPGA&数字IC开发工程师》笔试116题_SK.pdf

ic、FPGA工作面试常见问题

2021-03-24 18:03:04 1.24MB verilog fpga

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赛灵思 FPGA 的功耗优化设计.pdf

赛灵思 FPGA 的功耗优化设计

2021-03-18 11:10:14 1.15MB 硬件 verilog fpga/cpld 数字信号处理

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Verilog HDL设计UART串口读写测试FPGA逻辑Quartus工程文件.zip

Verilog HDL设计UART串口读写测试FPGA逻辑Quartus工程文件，通过串口接收PC发送的字符然后将收到的字符发送给PC，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module uart_top( input sys_clk, //外部50M时钟 input sys_rst_n, //外部复位信号，低有效 //uart接口 input uart_rxd, //UART接收端口 output uart_txd //UART发送端口 ); //parameter define parameter CLK_FREQ = 50000000; //定义系统时钟频率 parameter UART_BPS = 115200; //定义串口波特率 //wire define wire uart_en_w; //UART发送使能 wire [7:0] uart_data_w; //UART发送数据 wire clk_1m_w; //1MHz时钟，用于Signaltap调试 //***************************************************** //** main code //***************************************************** clk_div u_pll( //时钟分频模块，用于调试 .inclk0 (sys_clk), .c0 (clk_1m_w) ); uart_recv #( //串口接收模块 .CLK_FREQ (CLK_FREQ), //设置系统时钟频率 .UART_BPS (UART_BPS)) //设置串口接收波特率 u_uart_recv( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_rxd (uart_rxd), .uart_done (uart_en_w), .uart_data (uart_data_w) ); uart_send #( //串口发送模块 .CLK_FREQ (CLK_FREQ), //设置系统时钟频率 .UART_BPS (UART_BPS)) //设置串口发送波特率 u_uart_send( .sys_clk (sys_clk), .sys_rst_n (sys_rst_n), .uart_en (uart_en_w), .uart_din (uart_data_w), .uart_txd (uart_txd) ); endmodule

2021-03-14 22:05:20 6.73MB VerilogHDL设计UART 串口读写测试FPGA逻辑 串口读写VERILOG FPGA逻辑Quartus

基于FPGA的canny检测算法实现

对输入的视频进行实时边缘检测实现，算法是canny边缘检测算法。

2021-03-11 16:24:18 12.3MB verilog fpga canny算法 边缘检测

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Verilog快速入门.zip

Verilog语言快速入门教程，入门只需一小时

2021-03-03 21:04:48 600KB verilog fpga

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基于fpga的抢答器（verilog）

1，用了3个输入代表抢答按钮，如果想设置更过直接更改； 2，初始时倒计时为10s； 3，如果倒计时为10s没人抢答，按下复位键，重新开始抢答； 4，在倒计时10s内有人抢答，则倒计时停止减一； 5，序号显示的是第一个抢答的人对应的序号，其他人抢答无效； 6，按下复位键，重新开始抢答。

2021-03-03 10:07:52 598KB verilog fpga 抢答器

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基于FPGA的verilog语言的数码管显示计数程序

数码管秒计数电路

2021-03-02 09:05:18 3.21MB verilog fpga quartus

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基于FPGA的verilog语言的按键消抖

按键消抖电路的程序，可以实现按键消抖功能

2021-03-01 22:05:51 2.96MB verilog fpga quartus

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华莱士树的一种实现方式（做项目要用，不骗积分）.rar

使用了4-2压缩器与3-2压缩器进行组合，最终成功产生华莱士树，输入是12个48bit的数字压缩后产生2个48b的数字（至于为什么是48，主要是由于我做的是乘法操作不会进位的）

2021-02-28 20:01:30 2KB verilog fpga

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