RISC单发射与多发射体系结构，详细介绍了RISC原理和方法设计

Xilinx ZYNQ Ultrascale + ZCU102上的RISC-V火箭芯片 关于这个仓库 这是FPGA 上RISC-V的ZCU102端口。 ZCU102至少可以容纳四芯RISC-V核火箭芯片。 该存储库的火箭芯片版本与原始存储库相同，该原始存储库在2018年4月。 新的火箭芯片版本可以在主流火箭芯片。 在ZCU102上，使用Vivado v2017.1进行单核配置的时钟频率（时钟速度）可以达到195 MHz。 请参阅以了解如何使用此存储库。 注意：我最近在删除了sed命令，因为它在主机OS环境中不可靠。 而是，在第一次构建之前，只需在245行中插入新行|aarch \ 。 关于SD卡（将硬件和软件堆栈带入FPGA），请参见 。 当前流已在以下主机环境中经过测试： 软件 版本 作业系统 16.04.1-Ubuntu与4.15.0-64-generic内核 重击 4.3.48

学习-fpga 学习FPGA，yosys，nextpnr和RISC-V 任务说明：为FPGA，处理器设计和RISC-V创建教材，每位学生大约需要40美元。 FemtoRV：简约的RISC-V CPU FemtoRV是一种简约的RISC-V设计，具有从RISC-V规范直接编写的易于阅读的Verilog源（少于1000行）。它包括一个配套的SOC，以及用于UART，LED矩阵，小型OLED显示器，SPI RAM和SDCard的驱动器。它的最基本配置适合于Lattice IceStick（<1280 LUT）。它可用于教授处理器设计和RISC-V编程。 快速链接： 制品 基本：我在2020年5月至2020年6月间写的更基本的东西 眨眼：“ hello world”程序 LedMatrix：由MAX7219 IC驱动的8x8 let矩阵播放。 OLed：由4线SPI协议驱动的SSD1351

会有非对齐的 load 和 store 地址异常。原因有两个，首先，第六章的原子内存操作需要自 然对齐的地址；其次，一些实现者选择省略对于非对齐的常规 load 和 store 的硬件支持， 因为它是一个难以实现的不常用特性。没有这种硬件的处理器依赖于异常处理程序，用一 系列较小的对齐 load 和 store 来模拟软件中非对齐的 load 和 store。应用程序代码并没有变 得更好：虽然速度很慢，非对齐访存操作仍按预期进行，而硬件仍然很简单。或者，在更 高性能的处理器中可以硬件实现非对齐的 load 和 store。这种实现上的灵活性归功于 RISC- V 允许非对齐 load 和 store 与常规 load 和 store 共用操作码。这遵照了第一章将架构和具体 实现隔离开的准则。 有三种标准的中断源：软件、时钟和外部来源。软件中断通过向内存映射寄存器中存 数来触发，并通常用于由一个 hart 中断另一个 hart（在其他架构中称为处理器间中断机 制）。当 hart 的时间比较器（一个名为 mtimecmp 的内存映射寄存器）大于实时计数器 mtime 时，会触发时钟中断。外部中断由平台级中断控制器（大多数外部设备连接到这个 中断控制器）引发。不同的硬件平台具有不同的内存映射并且需要中断控制器的不同特 性，因此用于发出和消除这些中断的机制因平台而异。所有 RISC-V 系统的共同问题是如 何处理异常和屏蔽中断，这是下一节的主题。 10.3 机器模式下的异常处理 八个控制状态寄存器（CSR）是机器模式下异常处理的必要部分： ⚫ mtvec（Machine Trap Vector）它保存发生异常时处理器需要跳转到的地址。 ⚫ mepc（Machine Exception PC）它指向发生异常的指令。 ⚫ mcause（Machine Exception Cause）它指示发生异常的种类。 ⚫ mie（Machine Interrupt Enable）它指出处理器目前能处理和必须忽略的中断。 ⚫ mip（Machine Interrupt Pending）它列出目前正准备处理的中断。 ⚫ mtval（Machine Trap Value）它保存了陷入（trap）的附加信息：地址例外中出错 的地址、发生非法指令例外的指令本身，对于其他异常，它的值为 0。 ⚫ mscratch（Machine Scratch）它暂时存放一个字大小的数据。 ⚫ mstatus（Machine Status）它保存全局中断使能，以及许多其他的状态，如图 10.4 所示。 图 10.4：mstatus 控制状态寄存器。在仅有机器模式且没有 F 和 V 扩展的简单处理中，有效的域只有全 局中断使能、MIE 和 MPIE（它在异常发生后保存 MIE 的旧值）。RV32 的 XLEN 时 32，RV64 是 40。 （来自[Waterman and Asanovic 2017]中的表 3.6；有关其他域的说明请参见该文档的第 3.1 节。） 处理器在 M 模式下运行时，只有在全局中断使能位 mstatus.MIE 置 1 时才会产生中 断.此外，每个中断在控制状态寄存器 mie 中都有自己的使能位。这些位在 mie 中的位置

riscv工具 该存储库包含一组RISC-V模拟器和其他工具，包括以下项目： ，在ISA模拟器 ，一系列ISA级测试 ，模拟器可执行的所有RISC-V操作码的枚举 ，其中包含bbl （用于Linux和类似OS内核的启动加载程序），以及pk （用于服务系统的代理内核），该代理内核通过将目标计算机应用程序转发到主机来调用目标计算机应用程序 此后，以前通过此存储库维护的几种RISC-V工具已被上游传输到其父项目，因此不再包含在此处。 您最喜欢的软件发行版应该已经包含这些上游工具的软件包，但是如果没有，则这里是我的一些收藏夹： 您最喜欢的软件发行版可能已经包含包含RISC-V交叉编译器的软件包，这可能是入门的最快方法。 在撰写本README（2019年3月）时，我可以轻松找到ALT Linux，Arch Linux，Debian，Fedora，FreeBSD，Mageia，OpenMa

基于状态机的简易RISC CPU设计，包括夏宇闻老师Verilog数字系统设计中的文档说明和源码，很详细哟

清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

以通俗的语言系统介绍RISC-V处理器的相关内容 力求为读者揭开CPU设计的神秘面纱 打开计算机体系结构的大门

Computer Organization and Design: the hardware/software interface。包含MIPS版本和RISC-V版本两本，均为文字版英文原版。Hennessy & Patterson大神著作。

RISC-V-Reader-Chinese-v2p1.pdf