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32位进位选择加法器

verilog HDL 32位选择进位加法器（快速加法器）

2021-04-15 17:21:10 2KB verilog 32位加法器

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32位浮点加法器源代码

32位浮点加法器VHDL源代码部分，双精度

2021-04-05 18:14:50 18KB 32位 浮点加法器 代码

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verilog有符号加法器设计

verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明一次有效累加输出。

2021-04-03 22:05:10 3KB verilog fpga 有符号数运算 fpga创新设计大赛题目

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超前进位加法器的Verilog代码

Verilog代码

2021-03-31 12:06:20 1KB verilog

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计算机组成原理实验课程实验一运算器设计（加法器设计）8位可控加减法器设计、32位算术逻辑运算单元ALU设计alu.circ

8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

2021-03-30 11:37:57 710KB logisim 计算机组成原理 实验

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Coq用于浮点单元的通用环型加法器的可扩展验证

2021-03-28 17:08:01 548KB 研究论文

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16位超前进位加法器

eetop.cn_Verilog 实现一个16位超前进位加法器.对初学者是十分有帮助的

2021-03-28 13:51:47 2KB 超前进位

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8bit加法器的UVM验证平台

基于简单的加法器设计的完整UVM验证平台，包含功能覆盖率和UVM各组件，适合UVM入门学习，代码在vcs环境下仿真使用。

2021-03-27 19:59:44 27KB uvm 加法器 vcs makefile

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32位浮点加法器 verilog

32位浮点加法器 verilog代码无仿真可用很好用欢迎使用

2021-03-19 12:23:57 3KB 32 verilog

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32位IEEE-754浮点加法器设计

完整的32位浮点加法器设计DESIGN OF SINGLE PRECISION FLOAT ADDER (32-BIT NUMBERS) ACCORDING TO IEEE 754 STANDARD USING VHDL

2021-03-18 13:59:04 3.17MB 单精度浮点

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