本人花了一年写的代码、、都可以用、、希望大家喜欢

matlab实现傅里叶变换代码Verilog中的Hilbert变换 Verilog中离散Hilbert变换（在信号处理中经常使用）的顺序实现。 包括了整个Xilinx项目，其中一些支持MATLAB代码，以进行十进制到二进制和二进制到十进制的转换，以及绘制输出的图形。 它以32点作为输入（每个输入为32位线），并给出32点（在进行hilbert变换之后）。 这是我花了7天的时间编写的，在此期间，我第一次学习了verilog，快速傅立叶变换算法和其他一些东西。 结果，这种实现方式肯定不是很优雅。 然而，该代码确实在2014年Techkriti年度FPGA设计挑战赛中获得了二等奖，该挑战是IIT-Kanpur年度技术节。

基2，8点DIT-FFT，三级流水线verilog实现，输入采用32位输入，计算精度较高，且注释清楚，方便参考。

基于FPGA的千兆以太网通讯，采用UDP协议，实现数据高速传输，亲测可用

verilog hdl应用程序设计实例精讲;

166MHz的SDRAM控制器，经过仿真和综合验证。该IP核是一种用于嵌入式系统的可定制化控制器，设计用于管理同步DRAM（SDRAM）芯片。具有灵活性，可实现高速数据传输，并且适用于不同类型的SDRAM。

Verilog HDL IEEE Std 1364-2001 Verilog HDL IEEE Std 1364-2001 Verilog HDL IEEE Std 1364-2001 Verilog HDL IEEE Std 1364-2001 Verilog HDL IEEE Std 1364-2001 Verilog HDL IEEE Std 1364-2001

使用verilog语言完成8位数据流的ECC生成表 使用verilog语言完成16位数据流的ECC生成表

ads803驱动

这是基于Altera 公司DE2开发板的所写的VGA显示代码，可以设置显示区域，和颜色，代码简单，移动，采用verilog语言