锁相环路（PLL）是一个能够跟踪输入信号相位的的闭环自动控制系统。它在无线电技术的各个领域得到了很广泛的应用。最典型的锁相环由鉴相器（Phase Detector，简称PD）、环路滤波器即低通滤波器（Low Pass Filter，简称LPF）、压控振荡器（Voltage Controlled Oscillator，简称VCO）三部分组成。我们今天所要研究的是锁相环路的一部分—模拟乘法器。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分离器件如二极管和三极管要简单得多，而且性能优越。下面我们就集成模拟乘法器MC1496展开研究。

AD834的引脚排列如图1所示。它有三个差分信号端口：电压输入端口X=X1－X2和Y=Y1－Y2，电流输出端口W=W1－W2；W1、W2的静态电流均为8.5mA。  在芯片内部，输入电压先转换为差分电流(V－I转换电阻约为280Ω),目的是降低噪声和漂移；然而，输入电压较低时将导致V－I转换线性度变差，为此芯片内含失真校正电路，以改善小信号V－I转换时的线性特性。电流放大器用于对乘法运算电路输出的电流进行放大，然后以差分电流形式输出。

16位乘法器 16位乘法器 16位乘法器 16位乘法器

基于改进的布斯算法FPGA嵌入式18×18乘法器.pdf

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基于FPGA Verilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少

一种新结构的低功耗乘法器的设计，张勇慧，黄建明，在本文中提出一种新的乘法器的架构以实现其低功耗设计，从架构级，把乘法电路分成更小的乘法器群组，减小电路的切换活动，进而实

用移位相加的方法设计一个8位二进制串行乘法器。基于EP4CE1022C8芯片，于Quartus Ⅱ 13.1中实现。包含仿真文件，上板子验证成功。此为西电EDA课设大作业，实验报告见博客，仅供参考。

四位无符号数乘法器的VHDL语言设计，四位乘法器输入信号为a_in , b_in , 均为四位无符号数，输出为c_out, 为八位无符号数，有c_out = a_in × b_in 。程序设计中利用a_in与b_in (n) (n= 0, 1, 2, 3) 分别相乘后左移 n位再累加的方法来实现乘法功能。包含程序代码（VHD)、仿真波形图以及简单的设计报告。希望能给你提供一点帮助。

基于quartusII的8位乘法器，采用VHDL语言