如何用触发器搭建一个分频器/计数器，用特殊的循环位移方法来设计序列发生器，从而完成分频。涉及到的知识点：触发器作计数器，如何将信号延迟半个时钟周期

电子设计大赛高频组常用17大模块——上限频率高达170MHz的高频可变分频器。

奇数、偶数分频非常常用，但是有些时候我们必须使用小数的分频，如何做到？该文章详细讲述了此方法。

用74LS90实现信号的三分频，由555产生3kHz信号，在一般的利用常规 计数器 对数字脉冲进 行奇数分频时．即使输入是对称信号，输出也得不到占空比为 50％的分频输出， 其原因是内部触发器采用的是统一的上升沿 (或下降沿 )进行触发。

用Verilog语言描述可变占空比分频器，输入频率自行定义。 通过控制信号Div（2位）选择，Div=00：原频率输出；Div=01：2分频输出；Div=10：3分频输出；Div=11：5分频输出； 使用PMW（2位）信号控制占空比，PMW=00：占空比1：1；PMW=01：占空比1：2；PMW=10：占空比2：1；PMW=11：占空比3：2。

FPGA的VHDL实现 利用d 触发器和反相器时钟频率分频器，并用Modelsim仿真

FPGA的VHDL实现 利用d 触发器和计数器的时钟频率分频器，并用Modelsim仿真

在交流伺服系统中，对电机编码器反馈的正交脉冲信号进行分频，并发送至上位机对构成全闭环系统非常必要。为了能够实现对编码器正交脉冲信号的分数分频，并保证分频得到的脉冲方向正确，数量符合要求，仍以正交形式反馈给上位机，本文研究了伺服系统中分数分频的基本原理及分频过程，采用Altera公司的QUARTUS II软件和CPLD产品EPM1270进行设计，通过软件仿真和实验测试，证明分频器在伺服系统中应用的可行性，有较强的工程应用价值。

FPGA 器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA 的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。FPGA的设计流程包括算法设计、代码仿真以及设计、板机调试，设计者以及实际需求建立算法架构，利用EDA建立设计方案或HD编写设计代码，通过代码仿真保证设计方案符合实际要求，最后进行板级调试，利用配置电路将相关文件下载至FPGA芯片中，验证实际运行效果。

LspCAD win8.1 win10 x64 分频音箱辅助设计