使用Verilog硬件描述语言编写的出租车计价器，编写环境为Quartus ii 9.0，硬件平台为Cyclone EP1C6Q240C8. 实现主要功能如下： -输入时钟为系统晶振50Mhz. -两个开关分别控制：开始/停止计费，出租车行进中/停止等待 -一个开关控制所有数据的复位 -两个开关组合控制显示4种数据：当前计价（单位：元，精确到角）/当前行进总距离(单位：千米，精确到10m)/当前等待时间(单位：分，精确到分)/起步价内行进距离（单位：千米，精确到10m，详见计费规则） -计费规则：起步价9元/3千米，超出起步价部分2.4元/千米，停车等待时间内1元/10分钟（不足10分钟不计费）。 注：在起步价9元范围内，可算作是3元/千米，此时停车等待产生的费用也按照1元/10分钟折算到起步价内；即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。（eg. 行进2千米，等待10分钟，总价为9元而非10元） 作为Verilog硬件描述语言初学者的入门项目，主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用，具有一定的参考价值。

基于FPGA的出租车计价器设计verilog源代码

51单片机的出租车计价系统，里面是汇编源代码以及电路图

基于STM32的出租车计价器系统，里面有PPT，实验报告

出租车计程计价器，具有车型设置、起步里程设置、起步价设置、里程显示（采用4位七段数码管）、计费显示（采用4位七段数码管），采用FPGA器件EP1C6Q240C8，开发系统采用QuartusII。