systemverilog 数字系统设计
2021-09-28 22:21:39 2.51MB 数字系统设计
1
riscv-simple-sv 这是用于教学目的的简单RISC V(rv32i)内核的集合。 它们是用SystemVerilog的子集编写的,是开源硬件综合框架和理解的, 是C ++编译器的开源Verilog。 该实现非常简单,没有麻烦,并且已明智地进行了模块化,因此综合工具生成的原理图是可读的。 当前实现了三个核心: 单周期内核(每个周期一条指令,单独的指令和数据总线), 多周期内核(每条指令多个周期,一条存储器总线,一个加法器), 流水线核心(五级流水线)。 单周期内核改编自 。 已对代码结构进行了修改,以提高可读性,并修复了一些错误。 测验 核心使用。
2021-09-28 21:34:47 68KB riscv verilog risc-v SystemVerilog
1
SystemVerilog IEEE_Std1800-2017,IEEE SystemVerilog 1800标准2017版本
2021-09-24 16:58:13 12.9MB systemverilog
1
ahb_sramc ahb scram控制器,设计和验证
2021-09-21 16:39:04 5KB SystemVerilog
1
高清扫描版SystemVerilog验证 测试平台编写指南,每章节有书签!
2021-09-16 21:35:21 57.65MB System Veril
1
本文以VMM 库为例,阐述了如何在SystemVerilog 中使用随机化函数来编写高效率 的测试代码,重点介绍了可重用验证函数库的使用方法,以帮助读者理解如何使用 SystemVerilog 高效率地完成复杂的设计验证。
2021-09-14 10:19:25 159KB sv random stimulus
1
手上有纸质板的 Systermverilog 验证第二版(中文),看着比较晦涩,荡了个英文版,看着容易懂多了,现分享给大家!!
2021-09-08 20:41:30 1.98MB SV Verification 第二版 2nd
1
SystemVerilog硬件设计及建模.pdf 很全面很详细的从设计到建模的教学用书,建议硬件设计者们都看看
2021-09-08 09:08:16 45.45MB SystemVerilog 硬件设计 建模
基于 SystemVerilog 的 FT232H、FT600 等 USB 芯片的高速通信 IP 核
2021-09-03 15:19:36 662KB C/C 开发-其它杂项
1
SystemVerilog中的参数化onehot编码器 目录 描述 SystemVerilog中的参数化一键编码器。 这是在SystemVerilog中实现的二进制到单热码编码器。 该电路是组合的。 输入bin的位宽可以通过参数WIDTH来指定。 输出onehot的位宽为2 WIDTH 。 当bin == 0时, onehot的最低有效位为1,其他位变为0。当bin == 2 WIDTH -1时, onehot的最高有效位为1,其他位变为0。 输入输出 名称 方向 宽度 极性 描述 箱子 输入 宽度 -- 二进制代码 一个人 输出 2宽度 积极的 onehot代码 范围 名称 类型 宽度 默认值 描述 宽度 整型 32 4 bin的位宽。 时序图 3位onehot编码器的时序图如图1所示。 图1. 3位onehot编码器的时序图。 实例化 onehot #( .WIDTH
2021-09-03 11:14:53 26KB SystemVerilog
1