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verilog设计的电子表芯片源代码

自己用verilog设计的一款电子表源代码，可以显示年月日，小时，分钟，秒。并实现润年和平年的转换。里面包含验证平台，绝对原创！！

2019-12-21 19:57:44 3KB verilog VHDL 电子表 源代码

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基于verilog设计的PWM

基于FPGA设计的verilog语言pwm，占空比可调的PWM,

2019-12-21 19:55:33 4KB PWM FPGA

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单周期CPU verilog设计代码和仿真代码

单周期CPU的设计，使用结构级语句与描述级语句构建寄存器堆、ALU、CONUNIT等模块，支持12条指令：add、sub、j、bne、bnq等

2019-12-21 19:52:04 377KB 单周期CPU veilog仿真

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支持异常和中断的CPU verilog设计和仿真代码

支持异常和中断的MIPS单周期CPU、添加cause、epc、status寄存器。支持算术溢出异常和非嵌套中断。支持mtc0、mfc0、eret指令

2019-12-21 19:52:04 12KB verilog代码 异常中断 CPU

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基于FPGA的VGA显示的乒乓球游戏机Verilog设计

基于FPGA的VGA显示的乒乓球游戏机Verilog设计，里面包含多篇课程设计论文，对乒乓球游戏机Verilog设计进行了详细的说明，还附有部分源码。有需要的朋友可以参考下

2019-12-21 19:51:55 3.36MB FPGA VGA 乒乓球游戏机 Verilog

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verilog设计数字跑表

verilog设计的数字跑表： 1．具有暂停/启动功能； 2．具有重新开始功能； 3．用6个数码管分别显示百分秒、秒和分钟。

2019-12-21 19:46:22 413KB 数字跑表

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FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2019-12-21 19:45:28 2.25MB Verilog FPGA Vivado FIR

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FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2019-12-21 19:45:28 1.55MB FPGA IIR Vivado Verilog

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FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2019-12-21 19:45:28 223KB FPGA Vivado IIR Verilog

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乒乓球游戏机Verilog设计

用verilog编写的，经过验证，好用-乒乓球游戏机Verilog设计

2019-12-21 19:37:33 1.54MB 乒乓球游戏机Verilog设计

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