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4Bit超前进位加法器门级电路设计与仿真

采用门级电路实现4位超前进位加法器，文档含有门级电路图设计，代码以及仿真截图

2019-12-21 20:40:28 147KB verilog

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字典序、邻位对换、递增进位制数，递减进位制数以及两种递归算法的C++实现，包含代码和exe文件，供大家参考！

2019-12-21 20:26:34 880KB 全排列 字典序 邻位对换 进位制数

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四位补码加法和减法器（含有设置溢出位和进位）

用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

2019-12-21 20:19:21 606B 补码四位加减法器，verilogHDL

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Verilog四位超前进位全加器

一个用Verilog语言编写的四位超前进位全加器，附带激励模块

2019-12-21 18:58:23 4KB verilog

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