包含定点数常用算数逻辑单元，包含常用加法器，乘法器，除法器，都是有符号计算的。另外包含了testbench测试程序，全verilog实现

六位数字移相器的设计，龚敏强，，本文介绍了一个用在预设真线性功率放大器中的6位数字移相器的工作原理和设计方法以及测试结果。该数字移相器采用PIN管作为开关元��

LM324构成的模拟加法器，用于双极性的信号转换成单极性的信号，即叠加直流的信号调理

Altium designer 加法器原理图

行业-电子政务-加法器以及集成电路.zip

带进位的十进制加法器，VHDL语言编写，可直接应用，可进行仿真。

在流行的加法器体系结构中，最快的加法器体系结构之一。 加法器是将二进制数字加在一起的数字逻辑设备。 它们通常用作算术逻辑单元的组件，而算术逻辑单元本身就是中央处理单元的组件。 结果，任何具有微控制器或CPU的电子设备，例如智能恒温器，数字闹钟，数字手表和数字浴室秤等，都使用加法器电路。 在这项工作中，我们提出了一种8位混合进位选择加法器架构。 它采用了使用Kogge石头加法器结构，Brent Kung加法器结构，Han Carlson加法器结构和Ladner Fischer加法器结构的并行前缀加法。 它还使用Binary to Excess 1代码转换器以及并行前缀加法器。 使用Verilog代码完成建议设计的确认，并使用Xilinx ISE 14.7进行仿真，并使用Cadence软件计算功率，面积和延迟结果。 与现有传统加法器体系结构的比较证明了其更好的质量。 实验分析表明，在速度，面积和功率方面，推荐的混合式随身加法器具有三倍的优势。

根据并行前缀理论生成的64位kogge_stone加法器

串行加法器4位全加器 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module add4(a,b,ci,s,co); input [3:0] a,b; //输入四位数据a，b input ci; //输入进位ci output [3:0] s; //输出四位数据 s output co; //输出进位co assign {co,s}=a+b+ci; //把a、b、ci相加后的结果赋予co、s，其中co放最高位，s放低三位

4位加法器的设计与实现-四川大学计算机组成原理高分实验报告.doc 自己做的，分数很高，保证每个实验点都做的很完善