利用Verilog描述的HDB3加解码器，基于quartus 9.0平台内含testbech，亲测可用，课程设计所需

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

（1）交通灯控制器的设计要求及其思路.doc //给出了本交通灯的设计指标和详细设计思路，给修改代码的朋友一定的参考； （2）文件夹：traffic //包含详细代码和版图模式，相信能给您带来帮助。

性能： ① 用EDA实训仪的I/O设备和PLD芯片实现数字电压表的设计，用4只八段数码管显示被测电压的结果。 ② 测量范围为0V～5V，测量精度为0.001V。 ③ 可以用EDA实训仪上的A/D输入端口直接测量直流电压。 ④ 测试仪应具有安全性和可靠性。

使用Verilog语言设计一个低通滤波器，低通滤波器设计参数为35、51、80、113、146、175、198和210。

这是计算机组成原理课设，基于verilog实现的单周期CPU代码，实现了add, addu, addi, addiu, sub, slt, and, or, xor, beq, j, sw, lw, lui,andi，addu，ori，xori，共18条指令，能够运行简单的冒泡排序。内含单周期图。

IEEE_standard_Verilog_HDL1364_2001

差分编码 Verilog语言 DPSK中BPSK调制之前的

verilog语言利用FIFO的串口程序收发两端，顶层模块设计，易于移植，收发两端在一个工程里面。

基于FPGA的Verilog语言TLC3578驱动程序，只选用了通道0和通道1.