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经典8位RISC-CPU设计（附testbench）

采用哈佛结构设计的简单8位RISC-CPU，包含testbench,可直接在modelsim中出波形。是《Verilog HDL程序设计实例详解》中的8位RISC-CPU的源码，亲测可用！

2019-12-21 22:16:35 435KB 8位 RISC CPU testbench

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简易异步FIFO代码及testbench

简易异步FIFO代码及testbench，满足基本FIFO要求，简单实用

2019-12-21 22:15:24 917B 简易异步FIFO代码及testbench

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教你如何写verilog语言的测试文件testbench

最讨厌下载要积分的人。此文档想要就免费拿去看看。挺有用的学习资料

2019-12-21 22:11:12 5.69MB testbench ， verilog

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可以自动生成Verilog的Testbench的Perl脚本

以后不需要再手写Testbech了，直接用这个就可以，输入你的verilog源码，直接就生成了可以测试的Testbench了。

2019-12-21 22:00:08 47KB Verilog Testbench Perl

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小波变换的源代码（VHDL）包含Testbench

小波变换的源代码（VHDL），包含Testbench

2019-12-21 21:31:40 420KB 小波变换，VHDL，Testbench

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并行FIR滤波器的FPGA实现

并行FIR滤波器的FPGA实现,使用Verilog语言编写，有数据文件，以及testbench文件。

2019-12-21 21:18:20 123KB 并行FIR FPGA Verilog testbench

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串口通信的Verilog代码及TestBench

这是个串口通信的Verilog代码，代码简单明了。在顶层收到PC一个字节然后再发给PC。适合初学者使用

2019-12-21 20:45:11 3.99MB 串口 Verilog TestBench

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奇偶分频器设计源码及testbench

基于Verilog的奇偶分频器设计源码及对应的testbench，供大家一起学习。

2019-12-21 20:40:06 924B verilog fpga 分频器 数字电路

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testbench全教程

2019-12-21 20:38:14 17.8MB testbench

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基于FPGA的串口通信程序（Verilog带FIFO testbench）

基于FPGA的RS232串口通信程序，Verilog程序带FIFO，带testbench程序。

2019-12-21 20:31:40 8KB FPGA Verilog 串口通信

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