1 8位可控加减法电路设计
2 CLA182四位先行进位电路设计
3 4位快速加法器设计
4 16位快速加法器设计
5 32位快速加法器设计
6 5位无符号阵列乘法器设计
7 6位有符号补码阵列乘法器
8 乘法流水线设计
9 原码一位乘法器设计
10 补码一位乘法器设计
11 MIPS运算器设计
全通关（放入logisim可查看电路，改成txt可上传代码
2021-08-03 09:24:53
709KB
华中科技大学计算机组成原理实验报告（完整）+代码参考 ---自己写的
报告+代码都是自己写的，可以跑出来
1.理解算术逻辑运算单元（ALU）的基本构成
2.掌握 Logisim 中各种运算组件的使用方法，熟悉多路选择器的使用
3.能利用前述实验完成的 32 位加法器、 Logisim 中的运算组件构造指定规格的 ALU 单元
2021-07-20 09:06:28
1.66MB
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一、实验目的
1、熟悉 74LS181 函数功能发生器，提高应用器件在系统中应用的能力。
2、熟悉运算器的数据传送通路。
3、完成几种算术逻辑运算操作，加深对运算器工作原理的理解。
2021-07-18 20:02:18
259KB
1
头歌educoder教学实践平台计算机组成原理运算器设计(HUST)，第1关—第11关。源代码txt格式。
第1关 8位可控加减法电路设计
第2关 CLA182四位先行进位电路设计
第3关 4位快速加法器设计
第4关 16位快速加法器设计
第5关 32位快速加法器设计
第6关 5位无符号阵列乘法器设计
第7关 6位有符号补码阵列乘法器
第8关 乘法流水线设计
第9关 原码一位乘法器设计
第10关 补码一位乘法器设计
第11关 MIPS运算器设计
2021-07-12 17:33:58
571KB
2021山东大学软件学院计算机组成原理实验四_微程序控制的运算器设计
可直接用Quartus II 打开使用。
2021-07-09 09:06:45
1.87MB
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用vhdl语言编写原码一位乘法运算器...........................................................
2021-07-07 23:14:56
1.79MB
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完成的工作主要包括：指令系统的设计，FPGA-CPU的整体结构设计及其细化，逻辑设计的具体实现（VHDL语言程序的编写），软件模拟，以及硬件调试。
2021-07-07 14:35:31
4.88MB
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