最新HC05蓝牙串口模块技术资料（硬件参考设计原理图+AD封装库+软件源码工程+应用技术文档）， 1，ATK-HC05蓝牙串口模块原理图 2，程序源码 3，配套软件 4，HC05蓝牙模块指令集 ATK-HC05-V11用户手册_V1.03.pdf ATK-HC05蓝牙串口模块使用说明(NANO F1)_AN1802.pdf ATK-HC05蓝牙串口模块使用说明(战舰V2&Mini V3)_AN1408.pdf ATK-HC05蓝牙串口模块使用说明(战舰V3&精英板)_AN1501.pdf ATK-HC05蓝牙串口模块使用说明(探索者F4)_AN1408A.pdf ATK-HC05蓝牙串口模块使用说明(阿波罗F429)_AN1610.pdf ATK-HC05蓝牙串口模块使用说明(阿波罗F767)_AN1610A.pdf ATK-HC05蓝牙模块常见问题汇总_20140708.pdf （HAL库版本，适合NANO STM32F1开发板) 扩展实验1 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合MiniSTM32开发板）扩展实验11 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合NANO STM32F1开发板) 扩展实验1 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合战舰V3和精英STM32开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合探索者STM32F4开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合阿波罗STM32F429开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （寄存器版本，适合阿波罗STM32F767开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （库函数版本，适合MiniSTM32开发板）扩展实验11 ATK-HC05蓝牙串口模块实验.rar （库函数版本，适合战舰V3和精英STM32开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （库函数版本，适合探索者STM32F4开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （库函数版本，适合阿波罗STM32F429开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar （库函数版本，适合阿波罗STM32F767开发板）扩展实验1 ATK-HC05蓝牙串口模块实验.rar

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ATK-0.96' OLED屏模块料（硬件参考设计原理图+AD封装库+软件源码工程+应用技术文档） 1，ATK-0.96' OLED模块原理图 2，程序源码 3，模块芯片资料 ATK-0.96’ OLED模块用户手册_V1.0.pdf ATK-OLED液晶模块使用说明（NANO STM32F1）_AN1806.pdf （适合MiniSTM32开发板）实验10 OLED显示实验.rar （适合战舰V3和精英STM32F1开发板）实验12 OLED显示实验.rar （适合探索者STM32F4开发板）实验12 OLED显示实验.rar （适合阿波罗STM32F429开发板）实验11 OLED实验.rar （适合阿波罗STM32F767开发板）实验11 OLED实验.rar （寄存器版本，适合NANO STM32F1开发板) 扩展实验5 ATK-OLED液晶模块实验.rar （HAL库版本，适合NANO STM32F1开发板) 扩展实验5 ATK-OLED液晶模块实验.rar

4.3' TFTLCD电容触摸屏模块（硬件参考设计原理图+AD封装库+软件源码工程+应用技术文档）， 1，ATK-4.3' TFTLCD电容触摸屏模块原理图 2，程序源码 3，其他资料 ATK-4.3' TFTLCD 模块使用说明(战舰V2&Mini V3)_AN1413.pdf ATK-4.3' TFTLCD 模块用户手册_V1.2.pdf

16位ADC AD7705 TM7705 STM32F407单片机demo程序源码工程文件+AD7705技术资料，可以做为你的设计参考。

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ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en , //ram写使能 output ram_rd_en , //ram读使能 output reg [4:0] ram_addr , //ram读写地址 output reg [7:0] ram_wr_data, //ram写数据 input [7:0] ram_rd_data //ram读数据 ); //reg define reg [5:0] rw_cnt ; //读写控制计数器 //***************************************************** //** main code //***************************************************** //rw_cnt计数范围在0~31,ram_wr_en为高电平;32~63时,ram_wr_en为低电平 assign ram_wr_en = ((rw_cnt >= 6'd0) && (rw_cnt = 6'd32) && (rw_cnt <= 6'd63)) ? 1'b1 : 1'b0; //读写控制计数器,计数器范围0~63 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) rw_cnt <= 6'd0; else if(rw_cnt == 6'd63) rw_cnt <= 6'd0; else rw_cnt <= rw_cnt + 6'd1; end //读写控制器计数范围：0~31 产生ram写使能信号和写数据信号 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_wr_data = 6'd0 && rw_cnt <= 6'd31) ram_wr_data <= ram_wr_data + 8'd1; else ram_wr_data <= 8'd0; end //读写地址信号 范围:0~31 always @(posedge clk or negedge rst_n) begin if(rst_n == 1'b0) ram_addr <= 5'd0; else if(ram_addr == 5'd31) ram_addr <= 5'd0; else ram_addr <= ram_addr + 1'b1; end endmodule

ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //wire define wire wrreq ; // 写请求信号 wire [7:0] data ; // 写入FIFO的数据 wire wrempty ; // 写侧空信号 wire wrfull ; // 写侧满信号 wire wrusedw ; // 写侧FIFO中的数据量 wire rdreq ; // 读请求信号 wire [7:0] q ; // 从FIFO输出的数据 wire rdempty ; // 读侧空信号 wire rdfull ; // 读侧满信号 wire rdusedw ; // 读侧FIFO中的数据量 //***************************************************** //** main code //***************************************************** //例化FIFO模块 fifo u_fifo( .wrclk ( sys_clk ), // 写时钟 .wrreq ( wrreq ), // 写请求 .data ( data ), // 写入FIFO的数据 .wrempty ( wrempty ), // 写空信号 .wrfull ( wrfull ), // 写满信号 .wrusedw ( wrusedw ), // 写侧数据量 .rdclk ( sys_clk ), // 读时钟 .rdreq ( rdreq ), // 读请求 .q ( q ), // 从FIFO输出的数据 .rdempty ( rdempty ), // 读空信号 .rdfull ( rdfull ), // 读满信号 .rdusedw ( rdusedw ) // 读侧数据量 ); //例化写FIFO模块 fifo_wr u_fifo_wr( .clk (sys_clk ), // 写时钟 .rst_n (sys_rst_n), // 复位信号 .wrreq (wrreq ), // 写请求 .data (data ), // 写入FIFO的数据 .wrempty (wrempty ), // 写空信号 .wrfull (wrfull ) // 写满信号 ); //例化读FIFO模块 fifo_rd u_fifo_rd( .clk (sys_clk ), // 读时钟 .rst_n (sys_rst_n), // 复位信号 .rdreq (rdreq ), // 读请求 .data (q ), // 从FIFO输出的数据 .rdempty (rdempty ), // 读空信号 .rdfull (rdfull ) // 读满信号 ); endmodule

Unity3D人工智能编程精粹 实现AI角色的自主移动——操控行为源码工程 操控行为”是指操作控制角色，让它们能以模拟真实的方式在游戏世界中移动。它的工作方式是通过产生一定大小和方向的操控力，使角色以某种方式运动。它属于AI模型中的运动层。 （1）操控行为包括一组基本“行为”。对于单独的AI角色，基本操控行为包括： 使角色靠近或离开目标的“Seek”，“Flee”行为； 当角色接近目标时使他减速的“Arrival”行为； 使捕猎者追逐猎物的“Pursuit”行为； 使猎物逃离捕猎者的“Evade”行为； 使角色在游戏世界中随机徘徊的“Wander”行为； 使角色沿着某条预定路径移动的“PathFollowing”行为； 使角色避开障碍物的“ObstacleAvoidance”行为等 基本行为中的每一个行为，都产生相应的操控力，使这些操控力以一定的方式组合起来（实际上就相当于将这些基本“行为”进行了不同的组合），就能够得到更复杂的“行为”，从而实现更为高级的目标。 （2）对于组成小队或群体的多个AI角色，包括基本的组行为如下。 与其他相邻角色保持一定距离的“Separation”行为； 与其他相邻角色保持一致朝向的“Alignment”行为； 靠近其他相邻角色的“Cohesion”行为；