这是自己做的eda课程设计,汽车尾灯控制论文,里面有详细的过程及程序。绝对超值。
2021-05-30 20:35:47 189KB 尾灯控制
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1、能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时、60分钟、60秒钟的计数器显示。 2、能利用实验系统上的按键实现“校时”“校分”功能: ⑴按下“SA”键时,计时器迅速递增,并按24小时循环,计满23小时后回“00”; ⑵按下“SB”键时,计分器迅速递增,并按59分钟循环,计满59分钟后回“00”,但不向“时”进位; ⑶按下“SC”键时,秒清零; ⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变(SA”、“SB”、“SC”按键是有抖动的,必须对其消除抖动处理)。 3、能利用扬声器做整点报时: ⑴当计时到达59分50秒时开始报时,在59分50秒、52秒、54秒、56秒、58秒鸣叫,鸣叫声频率可定为500Hz; ⑵到达59分60秒时为最后一声整点报时,整点报时频率可定为1KHz。
2021-05-29 09:25:45 423KB VHDL SE-5实验箱
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这是一个用VHDL语言写的一个自动洗衣机的程序,可基本实现自动洗衣机的基本功能。
2021-05-25 21:44:58 150KB EDA 洗衣机设计
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合肥工业大学EDA课程设计频率计
2021-05-24 16:02:58 588KB 合肥工业大学EDA课程设计频率计
此设计绝对真实可靠,可以运行,且对课程设计有所拓展,希望对需要此文档的同志有所帮助,本人拒绝上传垃圾文件,绝对无抄袭。此文档的开发平台是长沙理工大学城南学院的EDA实验箱,不是此类实验箱的同志仍可以参考!
2021-05-22 20:25:21 889KB FPGA EDA 出租车计费器 音乐播放器
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一、 设计一个同步串行数据发送电路,系统结构如图:略。 /WR: 写信号 /RD: 读信号 D0~D7: 双向数据线 A0: 地址线 /CS: 片选信号 假定以上信号同Intel8086,8031读、写时序兼容。 Clock: 时钟(本例中假定为2.048Mhz) FS: 同步信号,发送端T×D的bit流应与FS同步。 上图是实现下述功能的数据发送框图,发送部分由发送保持寄存器和发送移位寄存器组成。 发送保持寄存器定义了两种状态:空、满。 发送保持寄存器的数据写入端口为00H。 发送保持寄存器的状态读出端口为00H。 功能如下: 1.当THR不满时,可以向THR中写入数据,一旦TSR空而THR中有数据时,THR中的数据就送到TSR,TSR中的数据以串行方式从T×D端发出,高位在前。 2.以同步信号FS开始连续发送四个字节。字节内容由用户通过口地址00H写入。之后,T×D线路为空闲;下一个同步信号开始时,又连续发四个字节,字节内容由用户通过口地址00H写入,以此类推。 3.当无字节发送(即T×D线路空闲时),发送“7EH”(01111110)。 说明: (1)CLK 2M为占空比为50%的2.04MHz的时钟,从CLK 2M的上升沿开始每个比特的发送。 (2)FS为T×D端串行比特流的同步信号。在FS为低电平时,CLK 2M的上升沿开始发送第一个字节。 (3)FS的周期为125μs,低电平宽度为244ns,FS的下降沿处在CLK 2M的低电平的中央,FS的上升沿处在CLK 2M高电平的中央。 要求: 1.写入数据为:03H、36H、7FH、5AH;67H、D3H、32H、44H。 2.在同一个进程中不能有两个 ’event 3.除testbench程序外,不能使用after语句和变量
2021-05-21 16:03:09 2KB EDA VHDL modelsim
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源文件可以直接用Quartus II 5.0 或更高版本打开,主要由各模块组成,源文件下载地址: http://download.csdn.net/source/2472861 实验要求(此资源为设计报告,开发语言 VHDL 仿真加实物皆通过,源程序下载地址见最后): 设计一个出租车计价器,要求显示里程和金额。起步和到达停车时要求有声音提示;行程小于基本里程时,显示起步价,基本里程、起步价要求可通过按键自己设定;行程大于基本里程时,每多行一公里,在起步价上加X元,X可由按键设定;当出租车等待时,由司机按下等候键,每等待一分钟加Y元,Y可由按键设定;用脉冲信号模拟轮胎的转数,设每计一个脉冲汽车前进100米,系统中所需脉冲均由实验箱的50MHz晶振分频提供。 **上面要求全部完成,外加设计源程序(纯手工打造,只缺填写名字了,绝对分有所值),源程序下载地址:http://download.csdn.net/source/2472861
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EDA课程设计-频率计(FPGA代码,quartus软件代码,频率计的设计)
2021-05-18 19:34:33 14.89MB FPGA代码 quartus软件代码 频率计设计
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EDA课程设计-抢答器(FPGA代码。quartus软件代码,抢答器的设计)
2021-05-18 13:25:49 2.31MB FPGA代码 quartus软件代码 抢答器设计
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数字频率计(eda quartus II实现)
2021-05-16 21:17:16 67KB EDA 数字频率
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