摘要：论述了利用FPGA的系统级设计工具DSP Builder开发DDS函数发生器的总体设计思路，讨论了改变输出信号频率、幅度、相位的设计方法。系统基于Ahera公司的Cyclone系列FPGA，配合Silicon Labs公司高性能C8051F340单片机实现，给出了系统的软件仿真结果并完成了整个系统的硬件验证。结果证明了设计的正确性，同时表明采用DSPBuilder使DDS任意函数发生器的FPGA硬件实现更加简单，速度更快。

实现AD9954单点频率输出，代码可以进行扩展，注释详细，输出频率最高可达110MHz，没有扫频，调制输出，后期会更新。

黑金Verilog语言Quartus，综合设计基于DDS结合D/A转换电路（AN108板）设计并产生频率范围：1KHz-10KHz的正弦波（按键控制1K到10KHZ），输出波形经过硬件设计的电压比较器变换后得到的方波信号，输入端相关引脚，数码管显示方波频率。

对AD9959英文数据手册进行了详尽的翻译，并标注出了一些很重要的功能、结构，能加快初学者入门速度，提高编程效率。

可实现多种波形，所用芯片cycloneii

基于DDS技术的程控信号源设计.pdf

msp430开发的完整dds产生波形程序。内含原理图。采用ad9850产生正选拨方波等

14.5 性能与并发 适当地并发提高性能 当前的各种 RDMA 芯片，内部通常存在流水线或者多个处理核 心，这些流水线和处理核心和连接之间往往存在某种绑定关系， 也就是如果使用单个连接，往往不能充分发挥芯片的性能（有可 能是芯片单个核心能力的限制，也可能是 CPU 单个核心的能力限 制），需要使用多个连接。 连接数量并不是越多越好，其最佳数量的选择受限于很多因素， 比如：CPU核心的能力、NIC内部处理单元的能力、芯片内部 cache、 其它业务负载对 CPU 的消耗、NIC 内部连接间的并发竞争。具体 的最佳连接数量需要综合选择并通过对比测试来验证。 对芯片的要求：支持多队列，能够把不同的连接的中断分散到 不同的 CPU核心，最好能够支持 Flow Director .

配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501 本实验在DAC FIFO实验的基础上完成 把DAC输出模拟信号自环给ADC的模拟输入 ADC使用25MHz的时钟信号采样 ADC的输出的数据信号，用ILA抓取观察波形 用VIO配置频率字，分别生成1MHz和3MHz的DDS正弦波形，用Matlab分析频谱，验证频率的正确性。

基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案 用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟 让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz 在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz DDS的数据输出接口需要有TREADY信号 DAC接口电路需要将FIFO输出端的AXI-S接口转换成DAC的接口格式，自行编写RTL代码完成该功能。 配套文章 https://blog.csdn.net/szm1234/article/details/123454871?spm=1001.2014.3001.5501