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基于VerilogHDL设计的多功能数字钟 基于VerilogHDL设计的多功能数字钟 实例讲解

设计指标 数字钟具有显示时、分、秒的功能； 有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时，报时声音四低一高； 并且要求走时准确。

基于verilog实现的时钟信号程序，直接粘贴复制编译即可

本系统以MSP430f6638口袋实验板（以下简称单片机）作为数据处理和控制的核心，辅以UIBOARD进行操作和点阵液晶显示时间，实现数字钟。使用单片机的XT2CLK高频时钟源可以提供4MHZ~32MHZ的震荡频率，经过两次8分频得到频率较低的时钟信号；采用定时器定时器 Timer_A和Timer_B，Timer_B使用增计数模式实现1S计时，同时采用定时器 Timer_A快速扫描按键，实现计时、修改时间和日期、设定闹钟等功能。利用蔡勒公式准确计算星期，简化算法流程。使用单片机上的温度传感器以及数模转换器ADC12获得周围环境温度。本数字钟系统人机交互友好，操作比较简单，界面简洁，功能多样。

1、资源内容：word版毕业设计lun-wen； 2、学习目标：快速完成相关题目设计； 3、应用场景：课程设计、diy、毕业、参赛； 4、特点：word版，直接可以编辑使用； 5、使用人群：设计参赛人员，学生，教师等。 6、使用说明：下载解压可直接使用。 7、部分摘要：本设计以单片机AT89S52为切入点，通过使用AT89S52的内部的可编程定时器/计数器，结合对外接晶振的调节来确定一个合适的振荡周期，从而确定出内部的机器周期。再通过对内部中断程序的设置来设计出时钟程序，即设计出了电子时钟的核心。然后在核心电路的基础上设计出了相应的扩展电路，使本设计更加实用。

数字钟是采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。数字钟的精度、 稳定度远远超过老式机械钟。在这次设计中，我们采用LED数码管显示时、分、秒，以24 小时计时方式，根据数码管动态显示原理来进行显示，用12MHz的晶振产生振荡脉冲，定 时器计数。在此次设计中，电路具有显示时间的其本功能，还可以实现对时间的调整。数字 钟是其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱， 因此得到了广泛的使用。

FPGA数字钟的课程设计VHDL源码加报告

用7490设计一个能计时12小时，计分六十分，计秒60秒的简单数字钟电路

1题目分析 1.1 设计要求（数字钟的功能） （1）具有秒、分、时技术显示功能，且以24小时循环计时； （2）具有清零功，且能调时、调分； （3）具有整点报警功能，并且在报警过程中能中断报警。 根据以上功能要求，可设计以下的功能方块图: 1.2功能要求分析 根据以上数字钟的功能要求，需要完成以下几个部分: (1)时钟模块：由试验箱内部时钟提供，对计数器提供计数时钟信号； (2)秒钟模块：对秒进行60进制循环计数，并向分钟产生进位，同时具有调分功能； (3)分钟模块：对分进行60进制循环计数，并向小时产生进位，同时具有调时功能 (4)小时模块：对小时进行24进制循环计数。 (5)报警模块：在整点时报警，持续10秒钟，在报警过程钟可以中断。 1、模块一 SECOND LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SECOND IS PORT (CLK: IN STD_LOGIC; --系统时钟信号 RESET:IN STD_LOGIC; --系统复位信号 SETMIN:IN STD_LOGIC; --分设置信号 ENMIN: OUT STD_LOGIC; --分计数时钟信号 DAOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --秒计数值 END ENTITY SECOND; ARCHITECTURE ART OF SECOND IS SIGNAL COUNT :STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL ENMIN_1,ENMIN_2:STD_LOGIC; BEGIN DAOUT<=COUNT; ENMIN_2<=(SETMIN AND CLK); ENMIN<=(ENMIN_1 OR ENMIN_2); PROCESS(CLK,RESET,SETMIN) BEGIN IF (RESET='0')THEN COUNT<="0000000"; ENMIN_1<='0'; ELSIF(CLK'EVENT AND CLK='1')THEN IF(COUNT(3 DOWNTO 0)="1001")THEN IF(COUNT<16#60#)THEN IF(COUNT="1011001")THEN ENMIN_1<='1'; COUNT<="0000000"; ELSE COUNT<=COUNT+7; END IF; ELSE COUNT<="0000000"; END IF; ELSIF(COUNT<16#60#)THEN COUNT<=COUNT+1; ENMIN_1<='0'; ELSE COUNT<="0000000"; ENMIN_1<='0'; END IF; END IF; END PROCESS; END ART; 2、模块二 MINUTE LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MINUTE IS PORT (CLK: IN STD_LOGIC; --分计数时钟信号 CLKS: IN STD_LOGIC; --时设置时钟信号 RESET: IN STD_LOGIC; --系统复位信号 SETHOUR:IN STD_LOGIC; --时设置信号 ENHOUR: OUT STD_LOGIC; --时计数时钟信号 DAOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --分计数值 END ENTITY MINUTE; ARCHITECTURE ART OF MINUTE IS SIGNAL COUNT :STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL ENHOUR_1,ENHOUR_2:STD_LOGIC; BEGIN DAOUT<=COUNT; ENHOUR_2<=(SETHOUR AND CLKS); ENHOUR<=(ENHOUR_1 OR ENHOUR_2); PROCESS(CLK,RESET,SETHOUR) BEGIN IF (RESET='0')THEN COUNT<="0000000"; ENHOUR_1<='0'; ELSIF(CLK'EVENT AND CLK='1')THEN IF(COUNT(3 DOWNTO 0)="1001")THEN IF(COUNT<16#60#)THEN IF(COUNT="1011001")THEN ENHOUR_1<='1'; COUNT<="0000000"; ELSE COUNT<=COUNT+7; ENHOUR_1<='0'; END IF; ELSE COUNT<="0000000"; END IF; ELSIF(COUNT<16#60#)THEN COUNT<=COUNT+1; ENHOUR_1<='0' AFTER 100 NS; ELSE COUNT<="0000000";ENHOUR_1<='0'; END IF; END IF; END PROCESS; END ART; 3、模块三 HOUR LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY HOUR IS PORT (CLK: IN STD_LOGIC; --时计数时钟信号 RESET: IN STD_LOGIC; --系统复位信号 DAOUT: OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); --时计数值 END ENTITY HOUR; ARCHITECTURE ZRT OF HOUR IS SIGNAL COUNT :STD_LOGIC_VECTOR(5 DOWNTO 0); BEGIN DAOUT<=COUNT; PROCESS(CLK,RESET) BEGIN IF (RESET='0')THEN COUNT<="000000"; ELSIF(CLK'EVENT AND CLK='1')THEN IF(COUNT(3 DOWNTO 0)="1001")THEN IF(COUNT<16#23#)THEN COUNT<=COUNT+7; ELSE COUNT<="000000"; END IF; ELSIF(COUNT<16#23#)THEN COUNT<=COUNT+1; ELSE COUNT<="000000"; END IF; END IF; END PROCESS; END ZRT; 4、模块四 ALERT LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALERT IS PORT (CLK,CLK1,RESET,STOP: IN STD_LOGIC; DAINM: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --分计数值 DAINS: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --秒计数值 SPEAK: OUT STD_LOGIC); --声音报警 END ALERT; ARCHITECTURE ART OF ALERT IS SIGNAL S_SPEAK : STD_LOGIC; SIGNAL ENSPEAK :STD_LOGIC; BEGIN SPEAK<=ENSPEAK AND S_SPEAK; PROCESS(CLK1,RESET) BEGIN IF (RESET='0')THEN S_SPEAK<='0'; ELSIF(CLK1'EVENT AND CLK1='1')THEN IF(DAINM="0000000")THEN IF(DAINS"0000000")THEN S_SPEAK<=CLK; ELSE S_SPEAK<='0'; END IF; ELSE S_SPEAK<='0'; END IF; END IF; END PROCESS; PROCESS(STOP,RESET,DAINS) BEGIN IF(RESET"0010000")THEN ENSPEAK<='1'; ELSIF(STOP'EVENT AND STOP='1') THEN ENSPEAK<='0'; END IF; END PROCESS; END ART;