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基于Multisim10的数字四路抢答器
数字电路 基于D触发器、555定时器和计数器
2019-12-21 22:15:02
319KB
抢答器
1
EDA课程设计四路抢答器(包含完整工程代)
EDA课程设计四路抢答器(包含完整工程代)
2019-12-21 21:32:57
1.27MB
四路抢答器
1
四路抢答器 (c语言)
四路抢答器C语言代码 1. 直接烧写进单片机即可 2. 按SW19~SW22 四个独立按键 分别代表4路抢答器按键
2019-12-21 21:22:06
2KB
代码
1
四人抢答器
课程设计报告.doc
为了加深对数字电子技术课程理论知识的理解,有效地提高动手能力,独立分析问题、解决问题能力,协调能力和创造性思维能力,树立严谨的科学作风,培养综合运用理论知识解决实际问题的能力。
2019-12-21 21:03:01
827KB
数电设计内容
1
四路抢答器proteus仿真模拟
这是一个四路抢答器的proteus 仿真的文件。通过仿真、
2019-12-21 20:58:34
155KB
proteus
四路抢答器
仿真
1
multisim 四路抢答器
四路抢答器的仿真文件。复位后计时器开始工作,可以抢答,抢答后计时停止,如果时间到仍未有人抢答则蜂鸣器响,知道电路被复位。上电会自动复位
2019-12-21 20:56:30
511KB
multisim
1
数电四路抢答器课程设计报告。doc
课程设计主要是配合《模拟电子技术》和《数字电子技术》理论课程而设置的一门实践性课程,起到巩固所学知识,加强综合能力,培养电路设计能力,提高实验技术,启发创新思想的效果。
2019-12-21 20:56:01
1.72MB
doc
1
数字逻辑课程设计四路抢答器Proteus设计DSN源文件
数字逻辑课程设计之四路抢答器的DSN源文件,包括抢答电路,计分电路,倒计时电路,抢答犯规电路,复位电路,注释清晰清晰明了
2019-12-21 20:44:35
234KB
数字逻辑
1
FPGA/Verilog
四人抢答器
1.设计用于竞赛抢答的
四人抢答器
。 (1)有多路抢答,抢答台数为4; (2)抢答开始后20秒倒计时,20秒倒计时后无人抢答显示超时,发出报警信号; (3)能显示超前抢答台号并显示犯规警报。 2.系统复位后进入抢答状态,当有一路抢答按键按下,该路抢答信号将其余各路抢答信号封锁,同时铃声响起,直至该路按键松开,显示该路抢答台号。 3.用Verilog HDL语言设计符合上述功能要求的
四人抢答器
,并用层次化设计方法设计该电路。
2019-12-21 20:38:42
23.92MB
Verilog
FPGA
抢答器
硬件编程
1
四路抢答器实验报告
四路抢答器实训报告,DOC文档,包含实验步骤,框图,电路图,原理图,以及总结。
2019-12-21 20:36:15
225KB
抢答器
1
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