基于verilog的CNN卷积神经网络实现，平台ISE，提供coe格式的权值参数。包括3个层，每一个层都有卷积层，池化层，激活层。需要设置rom核来调用coe文件。平台为ISE14.7
2022-04-22 12:05:31
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【2021计算机体系结构实验四 解决控制冒险报告】
1. 修改流水线CPU代码，解决无条件跳转指令（JUMP指令）的控制冒险问题。
a) 消除无条件跳转指令的后续指令所产生的影响；
2. 修改流水线CPU代码，解决条件跳转指令（BNE与BEQ指令）的控制冒险问题。
a) 当条件跳转指令的Z信号还未准备好时，需要暂停流水线；
b) 消除条件跳转指令的后续指令所产生的影响；
3. 设置指令序列进行仿真，验证所实现流水线CPU能够解决控制冒险问题。
4. 在流水线CPU结构图中做出相应修改：
a) 画出为流水线解决数据冒险与控制冒险问题所增加的功能部件及相应控制信号；
b) 说明所增加功能部件及相应控制信号是如何被使用。
2022-04-21 12:21:09
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【2021计算机体系结构实验三 解决数据冒险报告】
（1）使用纯暂停流水线方法解决数据冒险问题：
1. 分析数据冒险出现的情况有哪些；
2. 如何检测数据冒险是否发生；
3. 修改流水线CPU代码，当数据冒险发生时用暂停流水线的方式处理，保证程序运行结果的正确性。
（2）使用内部前推技术+暂停流水线方法解决数据冒险问题：
1. 分析数据冒险出现的情况有哪些；
2. 如何检测数据冒险是否发生；
3. 修改流水线CPU代码，当数据冒险发生时用数据前推的方式处理，保证程序运行结果的正确性。
分析在非Load指令后产生数据冒险时，是否能通过纯内部前推技术得到正确结果。分析当检测到Load指令后数据冒险时，是否能通过内部前推数据+暂停流水线技术得到正确的计算结果。
2022-04-21 12:20:22
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【2021计算机体系结构实验二 五级流水线 CPU 设计报告】
1. 在单周期CPU代码的基础上添加流水线，补充以下代码以构建具有五级流水线结构的CPU：IF_ID级流水线寄存器（instruction_register） ID_EXE级流水线寄存器（id_exe_register） EXE_MEM级流水线寄存器（exe_mem_register） MEM_WB级流水线寄存器（mem_wb_register）
2. 按规定方式对寄存器与数据存储器进行初始化
3. 对所实现的流水线CPU进行仿真，验证并分析自定义指令序列的运行结果（写指令存储器）
4. 自编代码进行测试
2022-04-21 12:19:01
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分布式算术
设计基于分布式算术的 6 抽头 FIR 滤波器，y(n) = a 0 x(n) + a 1 x(n-1) + a 2 x(n-2) + a 3 x(n-3 ) + a 4 x(n-4) + a 5 x(n-5) 使用 Verilog
系数是有符号的，a 0 = 0111、a 1 = 1001、a 2 = 0101、a 3 = 0101、a 4 = 1011 和 a 5 = 0011。
当 x(0) = 1011、x(1) = 0101、x(2) = 1111、x(3)= 0110、x(4)= 1110 时，通过获得 6 位表示的 y(n) 来验证设计, x(5)= 0110, x(6)= 1110, 和 x(7) = 0011。
设计是通过舍入和饱和来实现的。
2022-04-20 17:35:37
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采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器、电子技术,开发板制作交流
2022-04-20 16:25:03
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基于quartusii的CNN卷积神经网络的verilog开发含report
2022-04-20 12:05:20
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实现ZYNQ通过dma来读写DDR数据，由于上传大小的限制里面只包含PL端AXI_STREAM的代码，SDK里C语言的代码，还有块设计的图片
2022-04-19 14:32:21
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