（详细项目内容请看对应博客正文，本资源为对应项目工程，含仿真文件）
一、项目要求
1.输入报文长度64~2048字节；
2.输入报文之间最小间隔为两拍；
3.输出报文的前两拍添加16bit报文长度信息；第1拍为报文长度高8位；第2拍为报文长度低8位；第3拍开始为输入报文；
二、项目方案
1. 要求输出报文，且报文输出在报文长度输出之后，所以需要先对输入报文进行缓存，根据输入报文的位宽和长度范围，此处选择合适的同步FIFO即可；（如果是IC，那么就需要自己写FIFO，可以参考本博客的FIFO介绍）
这里项目提出了第1个要求，掌握FIFO的使用。
2. 要求输出报文长度，所以需要对输入报文长度进行计数，并将其缓存；
此处有坑，若只用寄存器对长度进行缓存，存在被后续报文长度覆盖的风险，故需要第2个FIFO对报文长度进行缓存。
3. 要求先输出报文长度然后紧跟着输出报文，此处需要对时序进行设计，需要掌握FIFO的读写时序，需要理解fpga的时钟沿采样。
理解：时钟沿采样及数据下一时钟沿变化。
2024-07-04 15:30:25
31.18MB
vivado2017.4 扩展多网口axi_ethernet+DMA 和 多串口axi_uartlittle
2022-10-16 18:05:33
204.04MB
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jesd204b ip核 license(不是评估版本，not evaluation license)。2016.2-2018.3亲测可用。到vivado 2019.9版本之前都可以用。
2022-04-11 09:19:37
630B
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xapp1171 tcl脚本，官方tcl脚本对应vivado2013版本，这个是对应vivado2017.4
2022-03-18 16:28:16
25KB
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前一段时间找了好久才找到一个有用的SRIO LICENSE，积分都快用光了都没有下到一个可以用的。自己后来找到了一个，亲测可用于VIVADO2017.4，绝对真实有效，其它版本未做测试请谨慎使用。请注意如果原来有以前版本RAPIDIO的LICENSE的朋友，如果需要在2017.4上重新生成代码，需要安装上LICENSE后重新生成SRIO的核，否则编译不过。切不可以为是LICENSE的问题。请下载的朋友不要再重新上传用于商业用途。谢谢！同时也希望大家尽自己的一份力量上传一些真实有用的东西。而不是像大多数朋友一样下载下来一堆垃圾来骗取积分
2022-02-25 16:48:48
1KB
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Xilinx平台FPGA——DDR3学习工程；
vivado2017.4版本；可查看仿真波形；可修改发送数据。
2022-01-23 14:06:14
40.03MB
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FPGA程序固化操作说明
1. 连接JTAG下载器（注意接口方向）。
2. 双击打开Vivado 2017.4软件，弹出如下图所示窗口。点击Tasks下的“Open Hardware Manager”打开硬件管理器。
3. 点击“Open target”、“Auto Connect”扫描硬件设备。
4. 此时观察下载器上的指示灯，若为“绿色”，则连接成功，弹出如下图所示窗口。
5. 若为“黄色”，则连接失败，应关闭设备电源，将JTAG头调换方向插入，将错误连接信息关闭（右键localhost,点击Close Server），重新扫描设备（Open target、Auto Connect）；若依旧不能连接成功，可考虑更换下载器。
6. 点击“Tools”、“Program Device”、“xc7a15t_0”选择加载设备，如下图所示。
7. 选择设备对应FLASH型号，点击OK。
8. 点击OK，弹出如下所示窗口。点击“Configuration file”右侧按钮。
9. 选择配置文件（Configuration file）,弹出如下所示窗口。
10. 点击OK，选择配置文件完成，弹出如下所示窗口。
11. 点击OK，等待加载完成，弹出如下所示窗口。
2021-11-21 17:28:29
2.51MB
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文档详细描述了如何一步一步制作zynq启动所需要的四个文件BOOT.bin,u-boot.elf,uImage,devicetree.dtb,文档配图不多，但是都是干货，验证过的，如有问题留言交流
2021-07-20 15:25:33
232KB
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