黑金ALINX Zynq UltraScale+ MPSoC开发平台ACU19EG核心板原理图 本资源是关于黑金ALINX Zynq UltraScale+ MPSoC开发平台ACU19EG核心板的原理图，用于描述该板的设计和实现。 知识点1：XILINX FPGA * XILINX FPGA是是一种高性能的现场可编程门阵列（Field-Programmable Gate Array，FPGA），广泛应用于高性能计算、数据中心、人工智能、5G网络等领域。 * FPGA的特点是可以根据需要编程和重新编程，具有高度的灵活性和可扩展性。 知识点2：Zynq UltraScale+ MPSoC * Zynq UltraScale+ MPSoC是XILINX公司推出的一个高性能的系统芯片（System-on-Chip，SoC），集成了ARM Cortex-A53处理器、FPGA逻辑单元和其他外设。 * Zynq UltraScale+ MPSoC具有高性能、低功耗和高灵活性的特点，广泛应用于航空航天、国防、汽车电子、工业控制等领域。 知识点3：ACU19EG核心板 * ACU19EG核心板是一个基于Zynq UltraScale+ MPSoC的开发平台，提供了丰富的接口和外设，包括Quad-SPI、SD/MMC、eMMC、USB、JTAG等。 * ACU19EG核心板的原理图展示了板子的设计和实现细节，包括电路设计、组件选择和布局等方面。 知识点4：设计要点 * 在设计ACU19EG核心板时，需要考虑到电路设计、组件选择、热设计、信号完整性等多个方面。 * 设计者需要根据具体的应用场景和需求选择合适的组件和设计方案，以确保板子的可靠性和性能。 知识点5：应用场景 * 黑金ALINX Zynq UltraScale+ MPSoC开发平台ACU19EG核心板可以应用于多种领域，包括航空航天、国防、汽车电子、工业控制等。 * 该板子的高性能、低功耗和高灵活性特点使其广泛应用于需要高性能计算和数据处理的场景。

黑金出品必是精品，不过错过的参考图纸

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Xilinx pg150-ultrascale-memory-ip官方文档，可参考DDR3，DDR4得相关设计说明及时序，有助于对DDR得理解。

该文件是对qt-everywhere-opensource-src-5.9.9.tar使用-linux-gnu-交叉编译后的安装文件，可以直接下载到zynqmp上运行，不需要对源码重新编译，里面包括了各种交叉库以及linuxfb、minimal、offscreen、vnc等插件。项目中使用的硬件平台是Zu9EG，在该平台上运行Qt程序，显示器为：触摸屏。下载到板子后，解压该文件到/opt目录下，解压后该文件有240MB，所以需要足够的空间，项目中我们使用的是256G的NVME SSD。

Qt交叉编译后aarch64-linux-gnu-成功运行在Zynq UltraScale+MPSoC上，文件详细记录的整个过程，因为是公司项目需要，所以每一步都是亲自验证，其中还包括了Qt编译后的文件、最终的工程源码，以及解决了整个过程中很多不常见的错误，还添加了软键盘，解决了软键盘背景全黑以及软键盘没有中英文显示问题。最后展示了Qt交叉编译后在板子上运行的Qt界面。

edgeboard lite FZ3A开发板原理图。FZ3A的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs EG系列的芯片，型号为XAZU3EG-1SFVC784I。PS端挂载了2片DDR4（2GB，32bit），1片8GB eMMC FLASH存储芯片和1片256Mb的QSPI FLASH。 外围接口包含2个USB接口（1个USB3.0，1个USB2.0）、1个MINI DP接口、1路千兆以太网接口、1个USB串口、1路PCIE接口、1路TF卡接口、1个44针扩展口、1路MIPI接口，1路BT1120接口和按键LED。

嵌入式CNN 使用SDSOC和Xilinx Ultrascale +平台在嵌入式OS中部署CNN加速器。 平台 SDx：2018.1 电路板：Xilinx Ultrascale + ZCU 102 FPGA系统 数据类型：现在只有float16！ 工作频率：300MHz 数据运动网络频率：300MHz 版本 转换v0.0： 这个版本需要很长时间（大约11秒）。 由于某些转换层中的参数无法完全加载到片上mem中，因此必须从DDR多次读取它们到FPGA。 因此，在数据通信上花费大量时间。 转换v0.1： 此版本需要9秒钟才能运行转换层。 与conv.v0.0相比，权重缓冲区更大，可以将更多权重读取到片上mem中。 对于conv1 / conv2 / conv3，所有权重都可以一次加载到片上mem中。 对于conv4 / conv5，权重缓冲区一次只能读取1/4权重。 因此，在conv

xilinx ddr ip 指导文件，其中包含了引脚分配规则等 包含 ddr3 和 ddr4，适用于 ultrascale系列