5个不同 NOC总线 verilog代码，适合NOC开发研究

基于FPGA的verilog的电子密码锁设计.rar 基于FPGA的verilog的电子密码锁设计.rar 基于FPGA的verilog的电子密码锁设计.rar

时序图绘制 Timingdesigner_92版本，内部附有破解文件。

在著名的GVIM verilog插件automatic基础上，经过大神修改。非常好用！！ description： Support Automatic functions like Emacs for verilog hdl RtlTree work like as Verdi Feature list: 1) Auto Argument (the same as Emacs) -- shortcut key 2) Auto Define Signals -- shortcut key 3) Auto Instance (power than Emacs) -- shortcut key 4) Auto unit delay "<=" to "<= #1" 5) Auto Template --

可自行设定除数和被除数的位宽，所需要的时钟数为商的位数再加1。已经附带testbench，简单易懂。

一. 实验目的：通过学习简单的指令系统及其各指令的操作流程，用 Verilog HDL 语言实 现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。 二. 实验内容 1. 底层用 Verilog HDL 语言实现简单的处理器模块设计。 2. 调用存储器模块设计 64×8 的存储器模块。 3. 顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心 部件组成的系统。 4. 将指令序列存入存储器，然后分析指令执行流程。

单bit信号跨时钟域工程(verilog) 1. 电平同步器 2. 边沿同步器 3. 脉冲检测器 已经在vivado2019.1平台验证通过

1、加法运算符 2、减法运算符 3、乘法运算符 4、除法运算符 5、取模运算符 1、小于：< 2、大于：> 3、小于等于：<= 4、大于等于：>= 1、相等 运

RTL8211EG——1000M网卡 verilog写得MiiM管理器源程序 已在XC6SLX16测试过 ，需要移植到其他芯片上也很方便 ，只需要修改针对该芯片得reg_data就可以

【计算机组成原理实验】单周期cpu的实现_源码文件,平台：vivado single_cycle_cpu.rar