历经3星期,总算编译成功 包括debug 、release两个版本对应的所有lib、dll、.h文件 在windows系统vs上成功调用dnn cuda模块运行yolo进行分割定位。
2024-06-15 10:29:42 54.35MB dnn
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车道分割YOLOV8-SEG,训练得到PT模型,然后转换成ONNX,OPENCV的DNN调用,支持C++,PYTHON,ANDROID开发
2024-05-19 21:38:18 30.25MB opencv dnn python android
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1、比较了传统信道估计算法LS、MMSE的OFDM信道估计的性能。 2、MATLAB搭建了FC-DNN信道估计框架,参见《Power of Deep Learning for Channel Estimation and Signal Detection in OFDM Systems》。 3、所有程序均带有注释,便于理解。 4、两个文件夹,采用不同阶的调制方式,4阶和8阶。QPSK。 5、程序完全用Matlab实现。
2024-05-16 21:41:33 94.88MB 深度学习 dnn OFDM 信道估计
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全连接神经网络(DNN)分类预测,多特征输入模型。 多特征输入单输出的二分类及多分类模型。程序内注释详细,直接替换数据就可以用。 程序语言为matlab,程序可出分类效果图,迭代优化图,混淆矩阵图。
2024-04-01 21:36:14 72KB 神经网络 dnn
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使用DNN进行语音分离的卷积NMF联合优化激活系数
2024-03-30 13:13:43 450KB 研究论文
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手势识别YOLOV8 NANO,训练得到模型,转换成ONNX ,OPENCV DNN调用,支持C++,PYTHON,ANDROID开发
2024-01-04 16:05:44 29.68MB opencv dnn python android
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matlab做信效度分析代码使用深度神经网络及其分析预测下颞(IT)多单元输出。 深度神经网络由多层组成,以处理输入图像。 以类似的方式,灵长类动物大脑的视觉皮层具有多个层,这些层处理从视神经传入的视觉刺激。 它们按以下顺序排列:V1,V2,V3,V4,IT(下颞)。 IT层类似于经过训练的DNN的最后一层,确定图像中的对象。 在该项目中,比较了灵长类动物大脑的视觉皮层(V4和IT)的5个区域中的2个区域与流行的DNN模型之间的比较。 用于比较的一些DNN模型是: HMO HMAX 像V1 像V2 克里热夫斯基等。 2012年 Zeiler&Fergus 2013 1.1)数据获取和使用 在显示测试对象(灵长类动物)测试图像的同时,从其V4和IT区域记录神经输出。 V4区域具有128个通道,通过该通道收集神经输出,而IT区域具有168个通道。 因此,灵长类动物大脑中一幅图像的IT表示是一个168维向量。 总共向灵长类动物显示了1960张图像,因此V4数据矩阵为1960x128,而IT数据矩阵为1960x168。 这是数据的链接: 这里仅使用多单位数据。 为了从DNN模型的最后一个完全连
2023-06-30 01:13:44 2.45MB 系统开源
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NNFusion是一种灵活高效的DNN编译器,可以从DNN模型描述(例如TensorFlow冻结模型和ONNX格式)生成高性能可执行文件。以高效的编译器为核心,NNFusion的目标是: 促进全栈模型优化 提供无框架的代码生成功能 支持新的加速器设备作为目标推理设备 谁应该考虑使用NNFusion? 想要加快其预定义或预训练的DNN模型的执行性能的开发人员。 希望将其经过预训练的模型作为无框架源代码且库依赖性最小的开发人员。 想要快速尝试新的编译器优化思想或对某些特定模型进行自定义优化的研究人员。 :raising_hands: 突出特点 提供全栈优化机制,包括: 数据流图优化,例如CSE,编译时常量折叠等。 特定于模型的内核选择,内核协同调度,内核融合和自动内核调谐器集成。 静态内存布局和布局优化。 提供提前和源到源(模型到代码)的编译,以减少运行时的开销并消除库/框架的依赖关系。 支持流行的DNN模型格式,包括
2023-04-05 19:56:36 86.94MB C++
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1.调节步伐:调节学习速率,使每一次的更新“步伐”不同 2.优化起点:合理初始化权重(weights initialization)、预训练网 1. 为什么神经
2023-03-29 00:40:31 1.51MB 深度学习 dnn cnn rnn
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dnn-RTL USC DNN系统的RTL和FPGA实现-Sourya,Yinan,Chiye,Mahdi testbench-主文件是tb_mnist.v。 其他文件用于婴儿网络或子模块。 src-所有源代码Verilog文件。 等级制度: DNN.v - whole network layer_block.v - Contains processors, memory, state machines and other small logic for each layer memory_ctr.v - State machine for each layer. Generates control signals for memory (address, enable), counter and mux processor_set.v - FF, BP and UP proces
2023-02-21 11:04:52 58.45MB SystemVerilog
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