五级流水线cpu

mipsCPU 利用verilog硬件描述语言实现mips五级流水线CPU设计，并实现20条基本指令和其他高级指令，

采用一级cache设计对五级流水线CPU进行优化，Cache的工作原理是基于程序访问的局部性。根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。

建议师弟师妹们还是要自己写，完整地理解好CPU设计的思路，不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

采用MIPs32指令格式，利用vivado软件进行CPU设计。实现功能如下： 1.设计的流水线 CPU 能够执行 20 条整数指令，如sw,lw,beq,jal等。每条指令的编码长度均为 32 位。 2.采用 5 级流水线技术，具有数据前推机制。 3.具有解决控制冒险，数据冒险等问题的能力，能够插入气泡暂停等。 4.具有缩短分支的延迟等方案。 详细分析过程及代码分析参见：https://blog.csdn.net/qq_45288566/article/details/103657295

1)用硬件描述语言（Verilog）设计MIPS流水线CPU，支持如下指令集： {add,addi,addiu,addu,and,andi,beq,bne,divu,j,jal,jr,lb,lbu ,lhu,lui, lw,multu,mfhi,mflo,or,ori,slt,slti,sltu,sll,sra,srl,sb,sh,sw,sub,sub} 2)用仿真软件Modelsim对有数据冒险和控制冒险的汇编程序进行仿真。

系统硬件综合设计 设计并实现一个多周期和流水CPU。 1.若干段流水、可以处理冲突。 2.三种类型的指令（R类，I类，J类指令）若干条。 3.CPU指令集（MIPS、ARM、RISC-V等均可）不限

里面是制作5级流水线CPU的源代码文件，用的是Verilog编程，Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文：https://blog.csdn.net/WXY19990803/article/details/104008650

verilog编写的MIPS五级流水线，实现四十余条指令，使用512B的一级数据cache（高速缓存）。附带测试程序与说明文档。

计算机组成原理课程实验：一个MIPS五级流水线CPU 内含全部源代码和实验文档，verilog实现，开发平台为ISE