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基于VHDL的模可变计数器
为便于查找该路径中的文件名以中文命名,需改为纯英文即可调试仿真!
2023-03-15 10:53:56
441KB
VHDL
模可变计数器
1
基于bysase2的模60计数器
基于bysase2的模60计数器,数码管显示,简单易懂。
2022-11-15 21:27:03
10.42MB
模60计数器
1
模60计数器 proteus 仿真
这个计数器是模60的,是用7.4画的,然后通过译码器用数码管显示的。
2022-01-06 13:41:53
107KB
模60
计数器
1
模可变计数器的VHDL实现
VHDL的实现,有个变模位,当m为0时,实现23计数,当m为1时,实现109计数,如果要求其他的计数的话,只要稍稍改动就可
2021-12-15 15:33:43
1016B
模可变
VHDL
1
模可变计数器的设计(VHDL语言)
模可变计数器的设计(VHDL语言)是一个控制位M,当M=0时,模23计数;当M=1时,模109计数。
2021-11-29 09:58:36
79KB
模可变计数器的设计
1
计数器的multisim仿真
模拟电子技术计数器的multisim仿真
2021-11-24 11:33:58
88KB
模电
计数器
multisim仿真
1
模可变计数器
模可变计数器 vhdl实现 验证过 编译通过
2021-11-20 14:14:57
372KB
vhdl
1
用QUARTUS设计模可变计数器器
用QUARTUS设计摸20|60的模可变计数器,文本设计
2021-11-08 19:09:58
1KB
EDA
1
模可变计数器设计
学习多层次设计方法,设计一位控制为M,使M=0;模23记数;M=1;实现109记数;结果用静态数码管显示。
2021-11-03 21:35:19
239KB
EDA,模可变计数器
1
数字电路实验 模18计数器 Multisim
数字电路实验 模18计数器 Multisim
2021-11-01 18:05:49
101KB
数字电路
计数器
Multisim
1
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