用Verilog实现分频器设计，主要包括偶分频（占空比50%），奇分频（占空比50%），以及半整数分频（比如2.5分频、3.5分频等，占空比不可能为50%，只能接近50%）。 半整数分频采用简单有效的算法，可以实现2.5倍分频以上的所有半整数分频。 提供了设计源代码、测试仿真代码。

基于VHDL的任意整数分频器的设计，梁颖，，本文对分频原理进行了详细分析，以简单的2、3分频为例对分频原理进行形象的图形分析，方便对原理的理解，并完成了两个不同方案的�

verilog写的奇偶分频器、半整数分频器和DDS的任意分频器

①50%占空比偶数分频 ②50%占空比2的次方分频 ③50%占空比奇偶任意分频 ④单脉冲奇偶任意分频 ⑤四个分频代码的测试文件testbench

vhdl 实现奇偶数分频,即任意分频。文件为用quartus ii 10.0 建立工程，使用modelsim仿真

一个简单的时钟分频器 VHDL语言写的

此代码是使用verilog实现任意的整数分频，通过更改参数即可实现，包括testbench验证代码功能

基于Verilog的偶数、奇数、半整数分频以及任意分频器设计

半整数分频1.5小数分频的功能 FPGA设计Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module div_1_5(clk,div); input clk; //输入时钟信号 output div; //输出分频信号 reg count; //计数寄存器 reg div; //输出分频寄存器 reg clk_temp2,clk_temp3; //脉冲控制端2寄存器，脉冲控制端3寄存器 assign clk_temp1=clk^clk_temp2; //脉冲控制端1寄存器，等于clk与clk_temp2取异或运算 always@(posedge clk_temp1) //脉冲控制端的上升沿触发 begin if(count==1'b0) //判断count是否为0，是的话执行以下操作 begin count<=1'b1; //count置1 clk_temp3<=1'b1; //clk_temp3置1 div<=1'b1; //div置1 end else //否的话执行以下操作 begin count<=count-1'b1; //count自减1 clk_temp3<=1'b0; //clk_temp3置0 div<=1'b0; //div置0 end end

基于FPGA的半整数分频器的设计.pdf