本文简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理与方法，以解决在同步串行数据通信时的同步时钟不稳定时的快速恢复问题； 并重点介绍了采用可控模数分频器实现的数字锁相环中宽频带捕获的方法与实现过程。
2024-03-01 15:29:03
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内容：二阶数字锁相环的FPGA实现工程文件
仿真平台：Vivado 2018.3
各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器
主要使用IP核：Multiplier，FIR Compiler，dds_compiler
注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory);
改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
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基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。
2023-03-20 13:20:57
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附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL 附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL
2023-02-17 16:09:51
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锁相环、定时器与中断实验TMS320VC5509A数字锁相环PLL的配置方法
2022-11-07 08:45:07
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附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL 附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL
2022-10-23 01:05:17
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