图4.14正弦信号20倍内插多相实现仿真图
用FPGA设计多相结构插值时,主要由4个模块构成。它们分别为时钟及控
制模块、输入存储控制模块、系数模块和滤波器模块。具体实现框图如4.15所示:
图4.15多相插值结构实现框图
时钟模块由FPGA中自带的时钟模块构成,而控制模块可以起到辅助的作用,
即可以选择使用外部输入的时钟作为插值时钟。此外,控制模块还可以根据输入
信号强弱对滤波后的输出的不同位进行取舍控制。
输入存储模块由25个寄存器构成,其输入时钟与输入信号的采样时钟同步,
但读取时钟为插值时钟,这样在每个寄存器中存储的数据可以读取20次。保证了
后面的滤波器模块可以被复用20次。
系数模块由ROM及存储在其中的系数构成,在此设计中,有25个深度为32,
字长为16 bits的ROM构成。每个ROM中相同地址上的数共同构成每个单通道的
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2023-02-24 14:13:50
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信号处理
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